JPH0314950Y2 - - Google Patents
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- JPH0314950Y2 JPH0314950Y2 JP13314587U JP13314587U JPH0314950Y2 JP H0314950 Y2 JPH0314950 Y2 JP H0314950Y2 JP 13314587 U JP13314587 U JP 13314587U JP 13314587 U JP13314587 U JP 13314587U JP H0314950 Y2 JPH0314950 Y2 JP H0314950Y2
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- Power Conversion In General (AREA)
- Dc-Dc Converters (AREA)
Description
本考案は、小形コンピユータ、オフイス・オー
トメーシヨン機器等の負荷に直流電源を供給する
コンバータに係り、特に変圧器の1次電流をスイ
ツチング素子のオンオフにより制御するようにし
たいわゆるフライバツク方式のDC−DCコンバー
タに関する。
The present invention relates to converters that supply DC power to loads such as small computers and office automation equipment, and in particular to so-called flyback type DC-DC converters that control the primary current of a transformer by turning on and off switching elements. Concerning converters.
近時、小形コンピユータ、オフイス・オートメ
ーシヨン機器の普及により、これら機器の電源も
より小形で安価なものが強く要望されている。こ
の要望に応えるため、構成の単純性、安価等の理
由からフライバツク方式のコンバータがよく用い
られている。このコンバータの制御としては、制
御入力信号に応じてスイツチングのデユーテイを
可変するパルス幅変調制御方式が従来より行われ
ていたが、最近は更に単純で合理的な手段として
変圧器の1次電流を直接制御するいわゆる電流モ
ード制御方式が採用されつつある。
これは、スイツチング回路部自身で1次電流レ
ベルを検出してピーク電流を制御するため、一般
に電源電圧の変動に対して強い、過電流保護回路
が不要、電流モードであるため比較入力信号に対
して出力電圧が1次遅れのみの伝達関数となり、
フイードバツクゲインが大きくとれ、高性能とな
る等の特長があげられている。
第4図はこれを例示したもので、1は変圧器
で、1次巻線1a、2次巻線1b、3次巻線1c
が鉄心に図示極性で巻装されている。そして、こ
の変圧器1の1次巻線1aの一端(負極)は負側
端子を回路接地した直流電源2の正側端子に接続
され、上記1次巻線1aの他端(正極)と回路接
地間には、MOSFETからなるスイツチング素子
Qのドレン・ソース間と、電流検出用抵抗Reと
を直列に挿入して、スイツチング素子Qのオンに
よりに1次巻線1aを励磁するようになつてい
る。3,4は上記変圧器1の2次、3次巻線1
b,1cにそれぞれ接続された整流回路である。
そして整流回路3は2次巻線1bの両端にダイオ
ードD1とコンデンサC1を直列に接続し、2次巻
線1bの一端(負極)を回路接地して形成され、
ダイオードD1とコンデンサC1の接続点と回路接
地間には接続端子を介して負荷5が接続されてい
る。また、整流回路4も、上述同様、3次巻線1
cの両端にダイオードD2とコンデンサC2を直列
に挿入して形成され、コンデンサC2の端子間に
は負荷6が接続されている。7は負荷5に対する
整流回路3の出力電圧を抵抗R1,R2で分圧する
分圧回路8の出力電圧V8と、あらかじめ設定し
た基準電圧Vrefとの差を増幅して出力する誤差
増幅回路である。これは非反転入力端子に基準電
圧Vrefを入力させた演算増幅器A1の反転入力端
子に、抵抗R3を介して、分圧回路8の出力端を
接続し、演算増幅器A1の反転入力端子と出力端
子間に、抵抗R4とコンデンサC3を直列に挿入し
て、入力電圧V8とVrefの差を増幅した出力電圧
Vcを演算増幅器A2からなる比較回路の反転入力
端子に出力するようになつている。そして、上記
演算増幅器A2の非反転入力端子には上記スイツ
チング素子Qのソースと電流検出用抵抗Reの接
続点を接続して、スイツチング素子Qのオン時に
抵抗Reに流れる電流ipを電圧に変換して検出し
た出力電圧Vpを入力させ、この入力電圧Vpが他
方の入力電圧Vcを超えると(Vp>Vc)応動し
て、演算増幅器A2の出力信号を“H”レベルに
反転するようになつている。この比較回路として
の演算増幅器A2の出力端子をフリツプフロツプ
回路FF1のリセツト入力端Rに接続し、セツト入
力端Sには一定の高周波(例えば50kHz)で幅狭
なパルス信号を発振するパルス発生回路OSCの
出力端を接続し、出力端Qに上記スイツチング素
子Qのゲートを接続して、パルス発信回路OSC
のパルス信号でフリツプフロツプ回路FF1をセツ
トし、出力端Qの出力信号を“H”レベルに反転
させてスイツチング素子Qをオンさせ、変圧器1
の1次側は励磁され励磁電流が増大していき、こ
の励磁電流が増大し上記比較回路の入力電圧Vp
がVcを超えたら、フリツプフロツプ回路FF1を
リセツトさせ、その出力端Qの出力信号を“L”
レベルに反転させ、スイツチング素子Qをオフさ
せる。これによつて、誤差増幅回路7の出力電圧
Vcに応じた変圧器1の1次電流に制御すること
ができる。
比較回路としての演算増幅器A2の比較条件は
Vc=ip・Reであるから、1次巻線1aに流れる
ピーク電流IpはIp=Vc/Reとなり、VcとIpは比
例する。これは直流電源2の電源電圧Vsが変化
しても出力電流が変つたりしても常に成立するた
め、電流モード制御方式としてきわめて有効な手
法といえる。
因に、パルス幅変調制御方式であれば、電源電
圧Vsが変れば立上がり(Vs/Lp)が変化しても
同一時間幅でオン−オフするため、一定のIpとな
らない。
上記フリツプフロツプ回路FF1の出力端Qの出
力信号によりスイツチング素子Qがオンすると、
変圧器1の1次電流の立上り率は
dip/dt=Vs/Lp
但し Vs:直流電源2の電源電圧
Lp:変圧器1の1次インダクタンス
となる(第5図イ,ニ)。そして、2次、3次側
はスイツチング素子Qのオン期間中に1次インダ
クタンスLpに蓄積されたエネルギーにより、ス
イツチング素子Qのオフ期間に電流isが流れ(第
5図ロ,ニ)、更に変圧器1の鉄心からみた電流、
等価インダクタ電流は第5図ハに示すようになる
とみてよい。1次電流の最初の立上りは2次電流
が0となる前に1次側がオンするためであり、2
次電流の立下り率は
dis/dt=−Vo/Ls
但し Vo:出力電圧(直流)
〔Ls:2次インダクタンス
Ls=〔ns/np〕2・Lp
ns:2次巻線1bの巻数
np:1次巻線1aの巻数〕
となる。
In recent years, with the spread of small computers and office automation equipment, there is a strong demand for smaller and cheaper power supplies for these equipment. To meet this demand, flyback type converters are often used due to their simple structure and low cost. Conventionally, this converter has been controlled using a pulse width modulation control method that varies the switching duty according to the control input signal, but recently a simpler and more rational method has been used to control the transformer's primary current. A so-called current mode control method for direct control is being adopted. Since the switching circuit itself detects the primary current level and controls the peak current, it is generally resistant to fluctuations in power supply voltage, does not require an overcurrent protection circuit, and is in current mode, so it does not respond to comparison input signals. The output voltage becomes a transfer function with only a first-order lag, and
Features include large feedback gain and high performance. Figure 4 shows an example of this, where 1 is a transformer, with a primary winding 1a, a secondary winding 1b, and a tertiary winding 1c.
is wound around the core with the polarity shown. One end (negative pole) of the primary winding 1a of this transformer 1 is connected to the positive terminal of a DC power supply 2 whose negative terminal is grounded to the circuit, and the other end (positive pole) of the primary winding 1a and the circuit A current detection resistor Re is inserted in series between the drain and source of a switching element Q consisting of a MOSFET between the ground, and when the switching element Q is turned on, the primary winding 1a is excited. There is. 3 and 4 are the secondary and tertiary windings 1 of the transformer 1
These are rectifier circuits connected to terminals b and 1c, respectively.
The rectifier circuit 3 is formed by connecting a diode D1 and a capacitor C1 in series to both ends of the secondary winding 1b, and grounding one end (negative pole) of the secondary winding 1b.
A load 5 is connected via a connection terminal between the connection point between the diode D 1 and the capacitor C 1 and the circuit ground. Further, the rectifier circuit 4 also has the tertiary winding 1 as described above.
It is formed by inserting a diode D 2 and a capacitor C 2 in series between both ends of the capacitor C, and a load 6 is connected between the terminals of the capacitor C 2 . 7 is an error amplification circuit that amplifies and outputs the difference between the output voltage V 8 of the voltage divider circuit 8 that divides the output voltage of the rectifier circuit 3 to the load 5 using resistors R 1 and R 2 and a preset reference voltage Vref. It is. This is done by connecting the output terminal of the voltage divider circuit 8 via a resistor R 3 to the inverting input terminal of the operational amplifier A 1 which inputs the reference voltage Vref to the non-inverting input terminal. By inserting a resistor R 4 and a capacitor C 3 in series between the and output terminals, the output voltage is amplified by the difference between the input voltage V 8 and Vref.
Vc is output to the inverting input terminal of a comparator circuit consisting of operational amplifier A2 . Then, the connection point between the source of the switching element Q and the current detection resistor Re is connected to the non-inverting input terminal of the operational amplifier A2 , and the current ip flowing through the resistor Re when the switching element Q is turned on is converted into a voltage. When the input voltage Vp exceeds the other input voltage Vc (Vp > Vc), the output signal of the operational amplifier A2 is inverted to "H" level. It's summery. The output terminal of the operational amplifier A2 serving as this comparison circuit is connected to the reset input terminal R of the flip-flop circuit FF1 , and the set input terminal S is connected to a pulse generator that oscillates a narrow pulse signal at a constant high frequency (for example, 50 kHz). Connect the output end of the circuit OSC, connect the gate of the switching element Q above to the output end Q, and complete the pulse oscillation circuit OSC.
The flip-flop circuit FF1 is set by the pulse signal of , and the output signal of the output terminal Q is inverted to "H" level to turn on the switching element Q, and the transformer 1 is turned on.
The primary side of the comparator circuit is excited and the excitation current increases, and as this excitation current increases, the input voltage Vp of the above comparison circuit increases.
When exceeds Vc, the flip-flop circuit FF1 is reset and the output signal at its output terminal Q is set to "L".
level and turns off the switching element Q. As a result, the output voltage of the error amplifier circuit 7
The primary current of the transformer 1 can be controlled according to Vc. The comparison conditions for operational amplifier A2 as a comparison circuit are
Since Vc=ip·Re, the peak current Ip flowing through the primary winding 1a is Ip=Vc/Re, and Vc and Ip are proportional. This is always true even if the power supply voltage Vs of the DC power supply 2 changes or the output current changes, so it can be said to be an extremely effective method as a current mode control method. Incidentally, in the case of the pulse width modulation control method, if the power supply voltage Vs changes, even if the rise (Vs/Lp) changes, the voltage will turn on and off in the same time width, so Ip will not be constant. When the switching element Q is turned on by the output signal from the output terminal Q of the flip-flop circuit FF1 ,
The rise rate of the primary current of the transformer 1 is dip/dt=Vs/Lp, where Vs: the power supply voltage of the DC power supply 2, Lp: the primary inductance of the transformer 1 (Fig. 5 A and D). Then, on the secondary and tertiary sides, due to the energy accumulated in the primary inductance Lp during the on period of the switching element Q, a current is flows during the off period of the switching element Q (Fig. 5 B and D), and further transforms the voltage. The current seen from the iron core of vessel 1,
The equivalent inductor current can be considered to be as shown in FIG. 5C. The first rise of the primary current is because the primary side turns on before the secondary current becomes 0, and 2
The fall rate of the secondary current is dis/dt=-Vo/Ls where Vo: Output voltage (DC) [Ls: Secondary inductance Ls=[ns/np] 2・Lp ns: Number of turns of secondary winding 1b np: Number of turns of primary winding 1a]
上述した電流モード制御によるフライバツクコ
ンバータにおいてはスイツチング素子のサージ電
圧を吸収するため、スナバ回路が設けられてい
る。このスナバ回路の一例が第4図において符号
9として示されている。スナバ回路9はスイツチ
ング素子Qのドレーンと回路接地間に抑制用抵抗
RsとコンデンサCsとを直列に挿入するとともに、
抵抗Rsの端子間にはダイオードDsが順方向に挿
入して、いわゆる放電阻止形に形成されて、スイ
ツチング素子Qがオフした時、電流はダイオード
Dsを通つてコンデンサCsが充電され、スイツチ
ング素子Qがオンした時、コンデンサCsの放電
電流は抵抗Rsを通つて流れるので、スイツチン
グ素子Qに過電流が流れるのを阻止するようにな
つている。
しかし乍ら、この場合、スイツチング素子Qが
オンした時、コンデンサCsに充電された電荷に
より、Cs→Rs→Q→Re→アース→Csの経路で電
流が流れるため、電流検出用抵抗Reに流れる電
流ipは第6図に示すように、コンデンサCsの放電
電流が重畳した波形となり、誤差増幅回路7の出
力電圧Vcのレベルが小さい時(Vc′)に誤検出す
るという問題がある。
このため、電流検出の動作範囲(即ち、ピーク
電流Ipの検出範囲)を狭くして使用しなければな
らず、負荷の広範囲の変化に追従できないという
問題を有している。
これを改善するため、ダミー負荷を付加して電
流検出を行うようにしたものもあるが、無駄な電
力を消費するという問題がある。
一方、コンデンサCs、抵抗Rsは、サージ電圧
を吸収するためには、コンデンサCsを大にする
必要があり、コンデンサCsを大にすると、スイ
ツチング素子Qのオン期間に、コンデンサCsの
放電を終了させるためにはCs・Rsの時定数を小
さくする必要から、抵抗Rsを小さくする必要が
ある。加えて、最近の高周波化の傾向においては
さらに時定数を大きくすることができない要因も
ある。したがつてコンデンサCsの放電ピーク電
流(Vdmax/Rs,VdmaxはVsの2倍程度)は
無視できない。このため、コンデンサCsを小さ
くしたり、抵抗Rsを大きくしたりしてスイツチ
ング素子Qを保護するようにしているがサージ電
圧が高いものとなつて十分な保護ができない問題
を有している。
また、スナバ回路として第7図に示すように、
スイツチング素子Qのドレーンと回路接地間に抑
制用抵抗RsとコンデンサCsとを直列に挿入して
形成したいわゆるCRスナバ回路も考えられるが、
スイツチング素子Qがオフした時、電流がLp(1
次インダクタンス)→Q→Re→アースの経路か
らLp→Rs→Cs→アースの経路に転流する際、抵
抗Rsで電圧降下が生じ、スイツチング素子Qの
ドレーン・ソース間の電圧がコンデンサCsの電
圧より高くなつてスナバ効果を十分に発揮できな
いという問題を有している。
In the above-described flyback converter using current mode control, a snubber circuit is provided to absorb the surge voltage of the switching element. An example of this snubber circuit is shown as 9 in FIG. Snubber circuit 9 is a suppression resistor between the drain of switching element Q and circuit ground.
Inserting Rs and capacitor Cs in series,
A diode Ds is inserted in the forward direction between the terminals of the resistor Rs, forming a so-called discharge blocking type, so that when the switching element Q is turned off, the current flows through the diode.
When the capacitor Cs is charged through Ds and the switching element Q is turned on, the discharge current of the capacitor Cs flows through the resistor Rs, so that overcurrent is prevented from flowing into the switching element Q. However, in this case, when the switching element Q is turned on, the electric charge charged in the capacitor Cs causes a current to flow in the path Cs → Rs → Q → Re → earth → Cs, so it flows to the current detection resistor Re. As shown in FIG. 6, the current ip has a waveform in which the discharge current of the capacitor Cs is superimposed, and there is a problem that false detection occurs when the level of the output voltage Vc of the error amplifier circuit 7 is low (Vc'). Therefore, the operating range of current detection (that is, the detection range of peak current Ip) must be narrowed for use, and there is a problem that it is not possible to follow a wide range of changes in the load. In order to improve this, some devices have added a dummy load to perform current detection, but this has the problem of wasting power. On the other hand, in order to absorb the surge voltage, the capacitor Cs and the resistor Rs need to be made large.If the capacitor Cs is made large, the discharge of the capacitor Cs will end during the ON period of the switching element Q. In order to achieve this, it is necessary to reduce the time constant of Cs and Rs, so it is necessary to reduce the resistance Rs. In addition, with the recent trend toward higher frequencies, there are also factors that make it impossible to further increase the time constant. Therefore, the discharge peak current (Vdmax/Rs, Vdmax is approximately twice Vs) of the capacitor Cs cannot be ignored. For this reason, attempts have been made to protect the switching element Q by reducing the capacitor Cs or increasing the resistor Rs, but the surge voltage becomes high and there is a problem that sufficient protection cannot be achieved. In addition, as shown in Fig. 7 as a snubber circuit,
A so-called CR snubber circuit formed by inserting a suppressing resistor Rs and a capacitor Cs in series between the drain of the switching element Q and the circuit ground can also be considered.
When switching element Q is turned off, the current is Lp(1
When the current is commutated from the path of (inductance) → Q → Re → earth to the path of Lp → Rs → Cs → earth, a voltage drop occurs at the resistor Rs, and the voltage between the drain and source of the switching element Q becomes the voltage of the capacitor Cs. There is a problem in that the snubber effect cannot be sufficiently exerted as the snubber becomes higher.
本考案は上述した点にかんがみてなされたもの
で、その目的とするところは電流検出を的確に行
うことができ、サージ電圧の吸収効果を十分に発
揮することができるようにしたものを提供するこ
とにある。
The present invention was developed in view of the above points, and its purpose is to provide a device that can accurately detect current and fully exhibit the surge voltage absorption effect. There is a particular thing.
本考案は上記目的を達成するため、変圧器の1
次巻線に接続したスイツチング素子の一方の極
と、直流電源の負側端子との間に、コンデンサと
これにアノードを接続したダイオードとを直列に
挿入し、上記コンデンサとダイオードの接続点と
上記スイツチング素子の他方の極との間に抑制用
抵抗を挿入してスナバ回路を構成したことを特長
としたものである。
In order to achieve the above object, the present invention aims to
A capacitor and a diode with an anode connected to the capacitor are inserted in series between one pole of the switching element connected to the next winding and the negative terminal of the DC power supply. The feature is that a suppressing resistor is inserted between the switching element and the other pole to form a snubber circuit.
以下、本考案の実施例を第1図乃至第3図によ
つて説明する。なお第1図は第4図と略同様に形
成されているので、同一部材は同一符号を付して
異なる構成について説明し、重複する説明はでき
るかぎり省略することとする。第1図において、
10はスナバ回路で、変圧器1の1次巻線1aの
一端(正極)に接続したスイツチング素子Qの一
方の極(ドレーン)と回路接地間に、コンデンサ
Csと順方向に挿入したダイオードDsとを直列に
挿入し、コンデンサCsとダイオードDsのアノー
ドの接続点と、上記スイツチング素子Qの他方の
極(ソース)との間に、抑制用抵抗Rsを挿入し
て、スイツチング素子Qがオフした時、電流は2
→1a→Cs→Ds→2の経路で流れてコンデンサCs
を充電させ、スイツチング素子Qがオンした時、
コンデンサCsの放電電流is′をCs→Q→Rs→Csの
経路で流して、電流検出用抵抗Reに流れないよ
うになつている。11はローパスフイルタ回路
で、上記スイツチング素子Qの他方の極(ソー
ス)と抵抗Reの接続点と、回路接地との間に、
抵抗RfとコンデンサCfとを直列に挿入し、抵抗
RfとコンデンサCfの接続点を、比較回路を形成
する演算増幅器A2の非反転入力端子に接続して、
1次巻線1aに流れる電流に重畳するスパイク状
のストレーキヤツパシタンスの放電電流を吸収し
て、抵抗Reに流れる電流を変換した電圧Vpを上
記演算増幅器A2に出力するようになつている。
このように、コンデンサCsの充電電流、放電
電流はともに、電流検出用抵抗Reに流れないた
め、ピーク電流Ipを的確に検出して、スイツチン
グ素子はオンオフ制御される。
Embodiments of the present invention will be described below with reference to FIGS. 1 to 3. Since FIG. 1 is formed in substantially the same manner as FIG. 4, the same members will be given the same reference numerals, different structures will be explained, and redundant explanations will be omitted as much as possible. In Figure 1,
10 is a snubber circuit, which connects a capacitor between one pole (drain) of the switching element Q connected to one end (positive pole) of the primary winding 1a of the transformer 1 and the circuit ground.
Cs and a diode Ds inserted in the forward direction are inserted in series, and a suppression resistor Rs is inserted between the connection point of the anode of the capacitor Cs and the diode Ds and the other pole (source) of the switching element Q. Then, when switching element Q is turned off, the current is 2
→1a→Cs→Ds→Flows through the path of 2 and capacitor Cs
When charged and switching element Q turns on,
The discharge current is' of the capacitor Cs is made to flow through the path Cs→Q→Rs→Cs, and is prevented from flowing through the current detection resistor Re. 11 is a low-pass filter circuit, which connects the other pole (source) of the switching element Q and the connection point between the resistor Re and the circuit ground.
Insert a resistor Rf and a capacitor Cf in series, and
Connect the connection point of Rf and capacitor Cf to the non-inverting input terminal of operational amplifier A 2 forming the comparator circuit,
It absorbs the discharge current of the spike-like stray capacitance superimposed on the current flowing through the primary winding 1a, and outputs a voltage Vp obtained by converting the current flowing through the resistor Re to the operational amplifier A2 . . In this way, since neither the charging current nor the discharging current of the capacitor Cs flows through the current detection resistor Re, the peak current Ip is accurately detected and the switching element is controlled to be turned on or off.
本考案によれば、スイツチング素子のサージ電
圧を吸収するスナバ回路はピーク電流を検出する
電流検出用抵抗に、充放電電流が流れないように
なつているので、ピーク電流を的確に検出するこ
とができ、負荷の広範囲の変化に的確に追従し、
かつ安定した制御動作を行わせることができる。
しかも、ダミー負荷を設ける必要もないので無
駄な電力を消費させることなく、電流モード制御
方式のDC−DCコンバータを構成することができ
る。またスナバ回路のコンデンサ、抑制用抵抗は
サージ電圧吸収効果のみを重視して回路定数の設
定を行うことができるので、スイツチング素子の
サージ電圧対策を十分なものとすることができ
る。
According to the present invention, the snubber circuit that absorbs the surge voltage of the switching element prevents charging and discharging current from flowing through the current detection resistor that detects the peak current, making it possible to accurately detect the peak current. It can accurately follow a wide range of changes in load,
Moreover, stable control operations can be performed. Moreover, since there is no need to provide a dummy load, a current mode control type DC-DC converter can be configured without wasting power. Further, since the circuit constants of the snubber circuit capacitor and suppressing resistor can be set with emphasis on only the surge voltage absorption effect, it is possible to provide sufficient surge voltage countermeasures for the switching element.
第1図は本考案の実施例を示すブロツク図、第
2図は第1図のスナバ回路説明図、第3図は第1
図の1次電流波形図、第4図は従来例を示すブロ
ツク図、第5図は第4図の動作説明図、第6図は
第4図の1次電流波形図、第7図は他の従来例を
示すスナバ回路説明図である。
1;変圧器、1a;1次巻線、1b;2次巻
線、2;直流電源、9,10;スナバ回路、1
1;ローパスフイルタ回路、Q;スイツチング素
子、Re;電流検出用抵抗、Cs;コンデンサ、
Rs;抑制用抵抗、Ds;ダイオード。
Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is an explanatory diagram of the snubber circuit of Fig. 1, and Fig. 3 is a block diagram showing an embodiment of the present invention.
Figure 4 is a block diagram showing the conventional example, Figure 5 is an explanatory diagram of the operation of Figure 4, Figure 6 is the primary current waveform diagram of Figure 4, Figure 7 is another example. FIG. 2 is an explanatory diagram of a snubber circuit showing a conventional example. 1; Transformer, 1a; Primary winding, 1b; Secondary winding, 2; DC power supply, 9, 10; Snubber circuit, 1
1; Low-pass filter circuit, Q: Switching element, Re: Current detection resistor, Cs: Capacitor,
Rs: Suppression resistor, Ds: Diode.
Claims (1)
た変圧器と、上記1次巻線の一端に一方の極を接
続したスイツチング素子と、このスイツチング素
子の他方の極と上記直流電源の負側端子との間に
挿入した電流検出用抵抗と、上記スイツチング素
子のサージ電圧を吸収するスナバ回路とを備え、
上記スイツチング素子のオンオフにより、上記変
圧器の1次電流を制御して直流電圧を出力するよ
うにしたDC−DCコンバータにおいて、上記スナ
バ回路は、上記スイツチング素子の一方の極と上
記直流電源の負側端子との間に、コンデンサと順
方向に挿入したダイオードとを直列に挿入し、上
記コンデンサとダイオードとの接続点を、抑制用
抵抗を介して上記スイツチング素子の他方の極に
接続して、上記コンデンサの充放電電流が上記電
流検出用抵抗に流れるのを阻止するよう構成した
ことを特徴とするDC−DCコンバータ。 A transformer has the other end of its primary winding connected to the positive terminal of the DC power supply, a switching element has one pole connected to one end of the primary winding, and the other pole of the switching element and the other end of the DC power supply. Equipped with a current detection resistor inserted between the negative terminal and a snubber circuit that absorbs the surge voltage of the switching element,
In a DC-DC converter that outputs a DC voltage by controlling the primary current of the transformer by turning on and off the switching element, the snubber circuit connects one pole of the switching element and the negative terminal of the DC power supply. A capacitor and a diode inserted in the forward direction are inserted in series between the side terminal and the connection point between the capacitor and the diode is connected to the other pole of the switching element via a suppressing resistor, A DC-DC converter characterized in that the DC-DC converter is configured to prevent charging and discharging current of the capacitor from flowing to the current detection resistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314587U JPH0314950Y2 (en) | 1987-08-31 | 1987-08-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314587U JPH0314950Y2 (en) | 1987-08-31 | 1987-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6437387U JPS6437387U (en) | 1989-03-07 |
| JPH0314950Y2 true JPH0314950Y2 (en) | 1991-04-02 |
Family
ID=31390748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13314587U Expired JPH0314950Y2 (en) | 1987-08-31 | 1987-08-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314950Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI220083B (en) * | 2003-08-07 | 2004-08-01 | Analog Integrations Corp | Control circuit of pulse width modulation DC-to-DC converter |
-
1987
- 1987-08-31 JP JP13314587U patent/JPH0314950Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6437387U (en) | 1989-03-07 |
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