JPH03150429A - 抵抗コンパレータ集積回路 - Google Patents
抵抗コンパレータ集積回路Info
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- JPH03150429A JPH03150429A JP2182872A JP18287290A JPH03150429A JP H03150429 A JPH03150429 A JP H03150429A JP 2182872 A JP2182872 A JP 2182872A JP 18287290 A JP18287290 A JP 18287290A JP H03150429 A JPH03150429 A JP H03150429A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R17/00—Measuring arrangements involving comparison with a reference value, e.g. bridge
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K3/00—Thermometers giving results other than momentary value of temperature
- G01K3/005—Circuits arrangements for indicating a predetermined temperature
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01K—MEASURING TEMPERATURE; MEASURING QUANTITY OF HEAT; THERMALLY-SENSITIVE ELEMENTS NOT OTHERWISE PROVIDED FOR
- G01K7/00—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements
- G01K7/16—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements
- G01K7/18—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer
- G01K7/20—Measuring temperature based on the use of electric or magnetic elements directly sensitive to heat ; Power supply therefor, e.g. using thermoelectric elements using resistive elements the element being a linear resistance, e.g. platinum resistance thermometer in a specially-adapted circuit, e.g. bridge circuit
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- Measurement Of Current Or Voltage (AREA)
- Measuring Temperature Or Quantity Of Heat (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、基準値と、温度に依存する素子により生ずる
値を含む変数値とを比較して温度閾値を決定する抵抗コ
ンパレータ集積回路に関し、特に、精密抵抗コンパレー
タを組み込むとともに、温度依存抵抗を任意の比較抵抗
素子としてオンチップ（ｏｎ−ｔｉｐ） シた抵抗コン
パレータ集積回路に関する。
値を含む変数値とを比較して温度閾値を決定する抵抗コ
ンパレータ集積回路に関し、特に、精密抵抗コンパレー
タを組み込むとともに、温度依存抵抗を任意の比較抵抗
素子としてオンチップ（ｏｎ−ｔｉｐ） シた抵抗コン
パレータ集積回路に関する。
［従来の技術１
周囲温度、密閉空間内（ｅｎｃｌｏｓｅｄ ｃａｖｉｔ
ｙ）温度、構成体温度が予め定めた温度閾値を越えたか
否かを検知する必要がしばしばある。この要求に応える
ものとしては、バイメタルやサーミスタを含む電気機械
的な感温素子やディスクリート感温素子をさまざまに利
用した電気回路が数多（開発されている。このようなも
のは従来から利用されているが、要求に応えるものとし
ては最上のものではなく、応用ごとに、温度検出回路を
設計しなおさなければならなかった。その結果、回路設
計を繰り返し行なわなければならず、製品開発が煩雑で
あった。また、回路設計には機械的なものと、電気機械
的なものがあり、実装のことを考慮に入れなければなら
なかった。さらに、素子の数量と、回路を実現するのに
必要なプリント配線基板の大きさとを考慮しなければな
らなかった。
ｙ）温度、構成体温度が予め定めた温度閾値を越えたか
否かを検知する必要がしばしばある。この要求に応える
ものとしては、バイメタルやサーミスタを含む電気機械
的な感温素子やディスクリート感温素子をさまざまに利
用した電気回路が数多（開発されている。このようなも
のは従来から利用されているが、要求に応えるものとし
ては最上のものではなく、応用ごとに、温度検出回路を
設計しなおさなければならなかった。その結果、回路設
計を繰り返し行なわなければならず、製品開発が煩雑で
あった。また、回路設計には機械的なものと、電気機械
的なものがあり、実装のことを考慮に入れなければなら
なかった。さらに、素子の数量と、回路を実現するのに
必要なプリント配線基板の大きさとを考慮しなければな
らなかった。
従って、全体を電子回路にするか、単一の集積回路にで
きる場合は、その回路を実質的に組み込んだ回路が望ま
しいが、これには重要な問題が数多くある。従来のサー
ミスタは温度に依存した電圧を供給するのに用いられる
ことがよくある。
きる場合は、その回路を実質的に組み込んだ回路が望ま
しいが、これには重要な問題が数多くある。従来のサー
ミスタは温度に依存した電圧を供給するのに用いられる
ことがよくある。
サーミスタは動作特性および製造特性は良いが、集積化
には適さない。その理由はその大きさと、構造構成要素
と、製造工程変動に対する感度とに左右されるからであ
る。
には適さない。その理由はその大きさと、構造構成要素
と、製造工程変動に対する感度とに左右されるからであ
る。
サーミスタの他に集積化に適した温度依存素子としては
、例えば、バイポーラトランジスタが知られている。バ
イポーラトランジスタのベース・エミッタ電圧は、一定
電流で温度に正比例して変化することが知られている。
、例えば、バイポーラトランジスタが知られている。バ
イポーラトランジスタのベース・エミッタ電圧は、一定
電流で温度に正比例して変化することが知られている。
しかし、ベース・エミッタの公称電圧ＶＢＥは、見かけ
上回−の組み立て作業としての組立工程のパラメータに
依存する度合いが大きい。さらに、−度組み立てられる
と、標準的な回路状態を得るため、ベース・エミッタ電
圧■Ｂｏを調整する方法は実際にはない。
上回−の組み立て作業としての組立工程のパラメータに
依存する度合いが大きい。さらに、−度組み立てられる
と、標準的な回路状態を得るため、ベース・エミッタ電
圧■Ｂｏを調整する方法は実際にはない。
また、電圧ｖ８［：）変動は、２５°Ｃカラ１７５°Ｃ
までの全温度範囲に亘って極めて小さい。そのため、バ
イポーラトランジスタ温度センサをサポートするのに必
要な回路は、許容範囲であるが動作誤差を生じるため、
回路自体が電圧ＶＢＥの変動に敏感な間は、温度に不感
でなければならない。
までの全温度範囲に亘って極めて小さい。そのため、バ
イポーラトランジスタ温度センサをサポートするのに必
要な回路は、許容範囲であるが動作誤差を生じるため、
回路自体が電圧ＶＢＥの変動に敏感な間は、温度に不感
でなければならない。
本発明の目的は、１またはそれ以上の温度閾値を検出す
るため、温度依存素子を用いて集積化に適した抵抗コン
パレータ集積回路を提供することにある。
るため、温度依存素子を用いて集積化に適した抵抗コン
パレータ集積回路を提供することにある。
［課題を解決するための手段］
このような目的を達成するため、本発明は、半導体基体
と、該半導体基体の少なくとも一部分にそれ自体の温度
に依存する抵抗値を得るために形成した第１手段と、前
記半導体基体の少なくとも一部分にそれ自体の温度に依
存する第２抵抗値を得るために形成した第２手段と、前
記半導体基体に形成されるとともに、前記第１および第
２手段と接続され、前記第１および第２手段の抵抗の差
に応じた信号を生成する生成１手段とを具備したことを
特徴とする。
と、該半導体基体の少なくとも一部分にそれ自体の温度
に依存する抵抗値を得るために形成した第１手段と、前
記半導体基体の少なくとも一部分にそれ自体の温度に依
存する第２抵抗値を得るために形成した第２手段と、前
記半導体基体に形成されるとともに、前記第１および第
２手段と接続され、前記第１および第２手段の抵抗の差
に応じた信号を生成する生成１手段とを具備したことを
特徴とする。
また、本発明は、基準電圧を供給する手段と、温度依存
電圧を供給し、温度係数が実質的に形成パラメータとは
独立しており、実質的にはその温度係数と独立した前記
抵抗手段の抵抗値を予め定めた抵抗値に調整する検知手
段を含み、かつ、比較電圧を供給する手段と、前記基準
電圧と前記比較電圧を比較し、比較結果を表す信号を供
給する比較手段とを具備したことを特徴とする。
電圧を供給し、温度係数が実質的に形成パラメータとは
独立しており、実質的にはその温度係数と独立した前記
抵抗手段の抵抗値を予め定めた抵抗値に調整する検知手
段を含み、かつ、比較電圧を供給する手段と、前記基準
電圧と前記比較電圧を比較し、比較結果を表す信号を供
給する比較手段とを具備したことを特徴とする。
さらに、本発明は、半導体基体と、該基体上に形成され
、第１電圧レベルが印加される第１手段と、前記基体上
に形成され、第２電圧信号が印加される第２手段と、前
記基体上に形成され、前記第１および第２電圧レベルの
間の予め定めた第１の関係を決め、前記第１および第２
手段に接続され、リミッタ手段を含む関係手段と、前記
基体上に形成され、前記出力電圧レベルに応じて前記第
１の予め定めた関係を選択的に変える手段とを具備し、
前記ミック手段が前記第２手段に接続され、予め定めた
電圧範囲内の電圧を出力し、出力された電圧が第１およ
び第２電圧レベルの差に対する第２の予め定めた関係を
有することを特徴とする。
、第１電圧レベルが印加される第１手段と、前記基体上
に形成され、第２電圧信号が印加される第２手段と、前
記基体上に形成され、前記第１および第２電圧レベルの
間の予め定めた第１の関係を決め、前記第１および第２
手段に接続され、リミッタ手段を含む関係手段と、前記
基体上に形成され、前記出力電圧レベルに応じて前記第
１の予め定めた関係を選択的に変える手段とを具備し、
前記ミック手段が前記第２手段に接続され、予め定めた
電圧範囲内の電圧を出力し、出力された電圧が第１およ
び第２電圧レベルの差に対する第２の予め定めた関係を
有することを特徴とする。
さらにまた、本発明は、単一の半導体基体に形成され、
かつ、ある抵抗の抵抗値と別の抵抗の抵抗値を比較する
抵抗コンパレータ集積回路において、第１および第２電
流路を流れる第１および第２電流の間の第１の予め定め
た電流関係を決めるカレントミラー手段と、該カレント
ミラー手段に接続され、かつ、前記第１および第２電流
路の電圧を予め定めた電圧範囲に規制する規制手段と、
該規制手段に基準抵抗を接続し、それ自体を流れる電流
により前記第１電流路を流れる電流のレベルを決める第
１カップリング手段と、第１比較抵抗を前記規制手段に
接続し、前記第２電流路に電流を流す第２カップリング
手段と、前記第２電流路に接続され、前記第２電流路の
電圧に応じて第１出力信号を出力する第１出力手段とを
具備したことを特徴とする。
かつ、ある抵抗の抵抗値と別の抵抗の抵抗値を比較する
抵抗コンパレータ集積回路において、第１および第２電
流路を流れる第１および第２電流の間の第１の予め定め
た電流関係を決めるカレントミラー手段と、該カレント
ミラー手段に接続され、かつ、前記第１および第２電流
路の電圧を予め定めた電圧範囲に規制する規制手段と、
該規制手段に基準抵抗を接続し、それ自体を流れる電流
により前記第１電流路を流れる電流のレベルを決める第
１カップリング手段と、第１比較抵抗を前記規制手段に
接続し、前記第２電流路に電流を流す第２カップリング
手段と、前記第２電流路に接続され、前記第２電流路の
電圧に応じて第１出力信号を出力する第１出力手段とを
具備したことを特徴とする。
［実施例］
本発明の実施例は、多くの例があり、汎用の抵抗コンパ
レータとして、あるいは感温論理素子として利用するこ
とができる。以下に、もつとも適正な例を説明する。こ
れは多数の設定値を有する完全に電子化されたワンデツ
プサーモスタットの例である。
レータとして、あるいは感温論理素子として利用するこ
とができる。以下に、もつとも適正な例を説明する。こ
れは多数の設定値を有する完全に電子化されたワンデツ
プサーモスタットの例である。
第１図は本発明の一実施例を示す。回路１０はオペアン
プ１２を有し、オペアンプ１２の出力ライン２４には、
温度を表わす電圧が出力されている。この電圧の公称値
は、温度に依存しない基準電圧ＶＲＥＦと、抵抗ＲＰ、
ＲＡに依存する。抵抗ＲＡの温度係数は、Ｏ１％／’
Ｃかそれ以下で、抵抗Ｒ４は実質的には、特に、０１％
／’Ｃより大きい係数が選ばれている。抵抗ＲＡ、 Ｒ
ｐの温度係数は、その差が少なくとも０２％／’Ｃ程度
の係数、好ましくは、０５％／℃の係数が選択されてい
る。従って、ライン２４上の出力電圧は、実質的に温度
の変動により変動することになる。１対のオペアンプ１
４．１６には、基準電圧ＶＲイが印加されている。アン
プ１４からライン２６に出力される電圧も、抵抗Ｒ＋、
Ｒ３の比に依存する。抵抗Ｒ＋、Ｒａはその温度係数が
小さいか、あるいは最小のものが選択されている。アン
プ１６は抵抗Ｒ２，Ｒ，により規定される抵抗比に基づ
（電圧をライン２８上に出力する。これら抵抗Ｒ２，Ｒ
４は最小の温度係数を有する。
プ１２を有し、オペアンプ１２の出力ライン２４には、
温度を表わす電圧が出力されている。この電圧の公称値
は、温度に依存しない基準電圧ＶＲＥＦと、抵抗ＲＰ、
ＲＡに依存する。抵抗ＲＡの温度係数は、Ｏ１％／’
Ｃかそれ以下で、抵抗Ｒ４は実質的には、特に、０１％
／’Ｃより大きい係数が選ばれている。抵抗ＲＡ、 Ｒ
ｐの温度係数は、その差が少なくとも０２％／’Ｃ程度
の係数、好ましくは、０５％／℃の係数が選択されてい
る。従って、ライン２４上の出力電圧は、実質的に温度
の変動により変動することになる。１対のオペアンプ１
４．１６には、基準電圧ＶＲイが印加されている。アン
プ１４からライン２６に出力される電圧も、抵抗Ｒ＋、
Ｒ３の比に依存する。抵抗Ｒ＋、Ｒａはその温度係数が
小さいか、あるいは最小のものが選択されている。アン
プ１６は抵抗Ｒ２，Ｒ，により規定される抵抗比に基づ
（電圧をライン２８上に出力する。これら抵抗Ｒ２，Ｒ
４は最小の温度係数を有する。
電圧コンパレータ１８，２０には、ともに、アンプ１２
から出力される温度依存電圧、すなわち、ライン１４の
電圧が入力されている。コンパレータ１８、２０はライ
ン２６．２８にそれぞれ出力された電圧が第２の入力と
して印加されている。コンパレータ１８．２０は交互に
３０．３２上にディジタル信号を出］ 力している。リセット・セット（Ｒ−８）ラッチ２２は
コンパレータ出力のライン３０．３２上の相互論理状態
を表わす信号をライン３４上に出力する。
から出力される温度依存電圧、すなわち、ライン１４の
電圧が入力されている。コンパレータ１８、２０はライ
ン２６．２８にそれぞれ出力された電圧が第２の入力と
して印加されている。コンパレータ１８．２０は交互に
３０．３２上にディジタル信号を出］ 力している。リセット・セット（Ｒ−８）ラッチ２２は
コンパレータ出力のライン３０．３２上の相互論理状態
を表わす信号をライン３４上に出力する。
第２図から分るように、温度閾値の検知は抵抗Ｒ，Ｒ２
の抵抗値の関数として表わされている。ライン２４上の
電圧は抵抗ＲＰ間の電圧に比例して変動することになる
。抵抗Ｒ２はその抵抗値が抵抗Ｒ１より大きい。そのた
め、抵抗Ｒ１は低温度閾値ＴＬを決定し、抵抗Ｒ２は高
温度閾値ＴＨを決定することになる。
の抵抗値の関数として表わされている。ライン２４上の
電圧は抵抗ＲＰ間の電圧に比例して変動することになる
。抵抗Ｒ２はその抵抗値が抵抗Ｒ１より大きい。そのた
め、抵抗Ｒ１は低温度閾値ＴＬを決定し、抵抗Ｒ２は高
温度閾値ＴＨを決定することになる。
次に、第１図を参照して説明すると、ライン２４−［の
温度依存電圧が上昇し、アンプ出力ライン２６上の温度
依存電圧より高い電圧レベルになったとき、低温度閾値
ＴＬを横切る温度に応じて、ライン３０上のローセット
（ｌｏｗ ５ｅｔ） （ＬＳ）信号により論理Ｏ状態か
ら論理ｌ状態に切り換えられる。ローセット（ＬＳ）信
号はラッチ２２のリセット入力端子（Ｒ）に印加される
と、ラッチ２２からハイ／ロー・レギュレータ（ＨＬ
ＲＥＧ）と出力ライン３４上に出力される出力信号（Ｑ
）が論理「０」状態になる。
温度依存電圧が上昇し、アンプ出力ライン２６上の温度
依存電圧より高い電圧レベルになったとき、低温度閾値
ＴＬを横切る温度に応じて、ライン３０上のローセット
（ｌｏｗ ５ｅｔ） （ＬＳ）信号により論理Ｏ状態か
ら論理ｌ状態に切り換えられる。ローセット（ＬＳ）信
号はラッチ２２のリセット入力端子（Ｒ）に印加される
と、ラッチ２２からハイ／ロー・レギュレータ（ＨＬ
ＲＥＧ）と出力ライン３４上に出力される出力信号（Ｑ
）が論理「０」状態になる。
ライン２４１−の温度依存電圧がライン２８に出力され
るアンプ出力電圧を越えたとき、電圧コンパレータ２０
によりハイセット（ｈｉｇｈ ５ｅｔ） （ＨＳ）ライ
ン３２上の論理状態が論理Ｏ状態から論理１状態に切り
換えられる。ハイセット信号がラッチ２２のセラ１−（
Ｓ）入力端子に印加されると、ラッチ２２からハイ／ロ
ー・レギュレータ（１＋１ ＲＥＧ）出力ライン３４」
二に出力される出力信号が論理１状態に切り換えられる
。ラッチ２２はこの状態を保持し、ライン２４上の温度
依存電圧が再びアンプ出力ライン２６上の電圧レベルよ
り下ったとき、論理０状態にリセットされることになる
。従って、ラッチ２２はライン３４の出力信号を、低温
度閾値ＴＬから高温度閾値ＴＨまでのヒステリシス関数
とするのに効果的である。
るアンプ出力電圧を越えたとき、電圧コンパレータ２０
によりハイセット（ｈｉｇｈ ５ｅｔ） （ＨＳ）ライ
ン３２上の論理状態が論理Ｏ状態から論理１状態に切り
換えられる。ハイセット信号がラッチ２２のセラ１−（
Ｓ）入力端子に印加されると、ラッチ２２からハイ／ロ
ー・レギュレータ（１＋１ ＲＥＧ）出力ライン３４」
二に出力される出力信号が論理１状態に切り換えられる
。ラッチ２２はこの状態を保持し、ライン２４上の温度
依存電圧が再びアンプ出力ライン２６上の電圧レベルよ
り下ったとき、論理０状態にリセットされることになる
。従って、ラッチ２２はライン３４の出力信号を、低温
度閾値ＴＬから高温度閾値ＴＨまでのヒステリシス関数
とするのに効果的である。
第３図は本発明一実施例の集積回路を詳しく示す。第３
図示回路３６は温度依存抵抗素子により温度依存電流り
を生成する。この温度依存素子は、本発明の好ましい実
施例に応じて、半導体集積回路３６の内部または外部に
設けることができる。内部に設けた温度依存素子は、直
列接続された抵抗素子Ｒ５−ＩＱにより形成されている
。２５℃±０．６％で２，５にΩ／口の抵抗率を有する
低濃度ドープトＰ（リン）拡散源を用いて、これらの抵
抗を回路３６とともに半導体基体上に形成するのが望ま
しい。
図示回路３６は温度依存抵抗素子により温度依存電流り
を生成する。この温度依存素子は、本発明の好ましい実
施例に応じて、半導体集積回路３６の内部または外部に
設けることができる。内部に設けた温度依存素子は、直
列接続された抵抗素子Ｒ５−ＩＱにより形成されている
。２５℃±０．６％で２，５にΩ／口の抵抗率を有する
低濃度ドープトＰ（リン）拡散源を用いて、これらの抵
抗を回路３６とともに半導体基体上に形成するのが望ま
しい。
このようなＰ−抵抗は０６％／℃の正ン昌度係数を有す
ることになる。Ｐ−抵抗の抵抗率は、集積回路３６を製
造する作業であって微妙な工程変動がなければ同一の集
積回路を形成する作業で、±１０％だけ変化する。しか
し、抵抗Ｒ５−８゜の温度係数は、依然として、工程変
動範囲に亘って本質的に一定である。その結果、本実施
例では、抵抗Ｒｇ−ＩＱは、抵抗Ｒ，，Ｒ２の特定の抵
抗値に無関係に所定の動作をするようにその抵抗値のみ
が抵抗Ｒ８−ＩＱを形成した後に調整される。すなわち
、抵抗Ｒ５−１０の抵抗値を予め定めた値に調整するの
で、抵抗Ｒ１，Ｒ２の抵抗値が適正な温度閾値を選択す
るのに必要な唯一の変数となる。抵抗Ｒ５−１０は、ホ
ウ素不純物を１７５ｋｅＶのエネルギーでイオン注入し
、リンネ練物を用いてバックグランド・ドーピング濃度
な１０”７ｃｍ３にしたシリコン層のドーピング濃度を
１０”７ｃｍ３にし、公知のＣＭＯＳプロセスで形成す
るのが望ましい。イオン注入ドーピング濃度を１０”７
ｃｍ３にすると、Ｐ−抵抗の温度係数が０．０５％／℃
にまで低下する。この値は本発明の目的を達成するのに
充分な値である。従って、０．０５％／”Ｃから５％／
℃の許容温度係数が用いられるが、好ましい範囲はＯ１
％／℃から１％／’Ｃまでである。
ることになる。Ｐ−抵抗の抵抗率は、集積回路３６を製
造する作業であって微妙な工程変動がなければ同一の集
積回路を形成する作業で、±１０％だけ変化する。しか
し、抵抗Ｒ５−８゜の温度係数は、依然として、工程変
動範囲に亘って本質的に一定である。その結果、本実施
例では、抵抗Ｒｇ−ＩＱは、抵抗Ｒ，，Ｒ２の特定の抵
抗値に無関係に所定の動作をするようにその抵抗値のみ
が抵抗Ｒ８−ＩＱを形成した後に調整される。すなわち
、抵抗Ｒ５−１０の抵抗値を予め定めた値に調整するの
で、抵抗Ｒ１，Ｒ２の抵抗値が適正な温度閾値を選択す
るのに必要な唯一の変数となる。抵抗Ｒ５−１０は、ホ
ウ素不純物を１７５ｋｅＶのエネルギーでイオン注入し
、リンネ練物を用いてバックグランド・ドーピング濃度
な１０”７ｃｍ３にしたシリコン層のドーピング濃度を
１０”７ｃｍ３にし、公知のＣＭＯＳプロセスで形成す
るのが望ましい。イオン注入ドーピング濃度を１０”７
ｃｍ３にすると、Ｐ−抵抗の温度係数が０．０５％／℃
にまで低下する。この値は本発明の目的を達成するのに
充分な値である。従って、０．０５％／”Ｃから５％／
℃の許容温度係数が用いられるが、好ましい範囲はＯ１
％／℃から１％／’Ｃまでである。
この範囲では、温度係数の変動は１％以下である。本実
施例では、各Ｐ−低抵抗５−ｔｏは、抵抗拡散領域と接
触するコンタクトパッドＰ１−５によって、連続拡散領
域に沿って境界が規定され、よって、一定の抵抗値に規
制される。望ましい抵抗値を表１に示す。
施例では、各Ｐ−低抵抗５−ｔｏは、抵抗拡散領域と接
触するコンタクトパッドＰ１−５によって、連続拡散領
域に沿って境界が規定され、よって、一定の抵抗値に規
制される。望ましい抵抗値を表１に示す。
（以下余白）
０
表
抵抗
抵抗値
９２にΩ
８ ＫΩ
４ ＫΩ
２ ＫΩ
Ｉ ＫΩ
０．５にΩ
抵抗Ｒ，により基準の抵抗値が与えられ、抵抗Ｒｅ−＋
ｏにより２進重み付けされたトリム抵抗が選択される。
ｏにより２進重み付けされたトリム抵抗が選択される。
本実施例では最終的に１ｏｏｋΩの抵抗値が選択されて
いる。従って、公知の通常導通のヒユーズが抵抗Ｒ６−
１０と並列に集積される。ペースレジスフＲ５は、導線
４０．ボンディング・オプション・パッド（ｂｏｎｄｉ
ｎｇ ｏｐｔ１０ｎ ｐａｄ）４２を介して、ＦＥＴ
トランジスタ５０のドレインのノード４４に結合されて
いる。ボンディング・オプション・パッド４２は、本実
施例では、内部温度依存抵抗Ｒ５−ＩＱか、あるいは外
側は抵抗Ｒ１１を用いるかを形成後に選択することがで
きる。外付は抵抗Ｒは公知のサーミスタまたは相当品で
、集積回路３６のコネクタビンに接続されるものが望ま
しい。すなわち、本発明の回路は公知のプラスデックＤ
ＩＰ（ｄｕａｌ １ｎ−１ｉｎｅ ｐａｃｋａｇｅ）に
封止するのが望ましい。このコネクタビンは、内部では
、別のボンディング・オプションパッド４８およびＥＳ
Ｄ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
）回路４６を介してＦＥＴ５０のドレインノード４４に
電気的に接続されている。ＥＳＤ回路４６は公知のもの
で、抵抗Ｒ１１を介してノード４４に流れる電流と電圧
を規制して回路３６の損傷を防止するのに適している。
いる。従って、公知の通常導通のヒユーズが抵抗Ｒ６−
１０と並列に集積される。ペースレジスフＲ５は、導線
４０．ボンディング・オプション・パッド（ｂｏｎｄｉ
ｎｇ ｏｐｔ１０ｎ ｐａｄ）４２を介して、ＦＥＴ
トランジスタ５０のドレインのノード４４に結合されて
いる。ボンディング・オプション・パッド４２は、本実
施例では、内部温度依存抵抗Ｒ５−ＩＱか、あるいは外
側は抵抗Ｒ１１を用いるかを形成後に選択することがで
きる。外付は抵抗Ｒは公知のサーミスタまたは相当品で
、集積回路３６のコネクタビンに接続されるものが望ま
しい。すなわち、本発明の回路は公知のプラスデックＤ
ＩＰ（ｄｕａｌ １ｎ−１ｉｎｅ ｐａｃｋａｇｅ）に
封止するのが望ましい。このコネクタビンは、内部では
、別のボンディング・オプションパッド４８およびＥＳ
Ｄ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ
）回路４６を介してＦＥＴ５０のドレインノード４４に
電気的に接続されている。ＥＳＤ回路４６は公知のもの
で、抵抗Ｒ１１を介してノード４４に流れる電流と電圧
を規制して回路３６の損傷を防止するのに適している。
本実施例では、ＥＳＤ回路４６は米国特許０７／２６５
．５７２に開示された回路に従って構成されている。米
国特許０７／２６５，５７２はその名称が「改良入力保
護回路」で、１９８８年１１月１日に出願され、本願出
願人に譲渡されている。その出願番号を引用した米国特
許を本明細書の一部とする。内部または外付は温度依存
抵抗により、ボンディング・オプション・パッド４２．
４８のうちのどちらも電気的にブリッジされる。抵抗Ｒ
５−１゜または抵抗、１の一端が＋Ｖ電圧線、好ましく
は＋）Ｃ５Ｖに接続される。基準電圧ＶＲＥＦをＦＥＴ
５０のゲート５２に印加すると、電流■１が第３図に示
す導線５４と第２ ＦＥＴ５６を介してグランドノード
３８に流れる。基準電圧の電源は公知の集積化された電
圧基準源であればよい。本実施例では、基準電圧ＶＲＥ
Ｆ電源は米国特許４．７６９．５８９に開示されている
ように構成されている。米国特許４７６９５８９はその
名称が「低電圧温度補償定電流源」で、１９８８年９月
６日に付与された。
．５７２に開示された回路に従って構成されている。米
国特許０７／２６５，５７２はその名称が「改良入力保
護回路」で、１９８８年１１月１日に出願され、本願出
願人に譲渡されている。その出願番号を引用した米国特
許を本明細書の一部とする。内部または外付は温度依存
抵抗により、ボンディング・オプション・パッド４２．
４８のうちのどちらも電気的にブリッジされる。抵抗Ｒ
５−１゜または抵抗、１の一端が＋Ｖ電圧線、好ましく
は＋）Ｃ５Ｖに接続される。基準電圧ＶＲＥＦをＦＥＴ
５０のゲート５２に印加すると、電流■１が第３図に示
す導線５４と第２ ＦＥＴ５６を介してグランドノード
３８に流れる。基準電圧の電源は公知の集積化された電
圧基準源であればよい。本実施例では、基準電圧ＶＲＥ
Ｆ電源は米国特許４．７６９．５８９に開示されている
ように構成されている。米国特許４７６９５８９はその
名称が「低電圧温度補償定電流源」で、１９８８年９月
６日に付与された。
ＦＥＴ５８はＦＥＴ５６に結合されてカレントミラー回
路が構成されている。カレントミラー回路により、電流
Ｉ、と電流値が比例する電流Ｉ２が導線６２を介して流
れる。電流１□の電流源は、＋Ｖ電圧線と回路３６の別
のコネクタビンの間に接続された外付は抵抗Ｒ２を介し
て接続されている。抵抗Ｒ２は回路３６の内部に電気的
に接続されるとともに、ＥＳＤ回路６８を介して導線６
２に電気的に接続されている。
路が構成されている。カレントミラー回路により、電流
Ｉ、と電流値が比例する電流Ｉ２が導線６２を介して流
れる。電流１□の電流源は、＋Ｖ電圧線と回路３６の別
のコネクタビンの間に接続された外付は抵抗Ｒ２を介し
て接続されている。抵抗Ｒ２は回路３６の内部に電気的
に接続されるとともに、ＥＳＤ回路６８を介して導線６
２に電気的に接続されている。
ＦＥＴ６４のゲートはＦＥＴ５０のゲートに接続される
とともに、基準電圧源ＶＲＥＦに接続されている。その
結果、導線５４．６２上の電圧は、基準電圧源ＶＲＥＦ
の３ 電圧とグランドの間の電圧値に規制される。
とともに、基準電圧源ＶＲＥＦに接続されている。その
結果、導線５４．６２上の電圧は、基準電圧源ＶＲＥＦ
の３ 電圧とグランドの間の電圧値に規制される。
導線６２上の電圧はインバータ７８に人力されている。
インバータ７８の出力はインバータ８２とＥＳＤ回路８
４を介して導線３２に出力されている。導線３２は回路
３６の外部コネクタビンに接続されている。インバータ
７８の出力は導線８０を介してｐＦＥＴ７２のゲートに
出力されている。従って、電流■３が流れる導線は、電
流■３がインバータ７８の出力の状態に応じて流れ、一
端が導線７０を介して導線６２に接続され、かつ、ＦＥ
Ｔ７２．７６を介してグランド線３８に接続されている
。ＦＥＴＴ６のゲートはミラーＦＥＴ５６，５８のゲー
トに接続されている。そのため、電流■３は電流■２と
必ずしも等しくないが、電流１１に比例している。従っ
て、ＦＥＴ５８，７６のＦＥＴ５６のそれに対する相対
的なチャンネル寸法により、電流１１に対する電流Ｉ２
．１．の電流値が独立に決まる。すなわち１、＝Ｋｌ
（Ｉ２） ・・・（１）１、＝に２（１
３） ・・・（２）ただし、Ｋ、、に２
はトランジスタの相対的なチャンネル寸法により決まる
定数である。
４を介して導線３２に出力されている。導線３２は回路
３６の外部コネクタビンに接続されている。インバータ
７８の出力は導線８０を介してｐＦＥＴ７２のゲートに
出力されている。従って、電流■３が流れる導線は、電
流■３がインバータ７８の出力の状態に応じて流れ、一
端が導線７０を介して導線６２に接続され、かつ、ＦＥ
Ｔ７２．７６を介してグランド線３８に接続されている
。ＦＥＴＴ６のゲートはミラーＦＥＴ５６，５８のゲー
トに接続されている。そのため、電流■３は電流■２と
必ずしも等しくないが、電流１１に比例している。従っ
て、ＦＥＴ５８，７６のＦＥＴ５６のそれに対する相対
的なチャンネル寸法により、電流１１に対する電流Ｉ２
．１．の電流値が独立に決まる。すなわち１、＝Ｋｌ
（Ｉ２） ・・・（１）１、＝に２（１
３） ・・・（２）ただし、Ｋ、、に２
はトランジスタの相対的なチャンネル寸法により決まる
定数である。
４
基準電圧ＶＲＥＦによりノード４４の固定電圧値が事実
上決まるので、電流工、の電流値が抵抗Ｒ５−１ｏまた
は抵抗値Ｒ１＋の抵抗値により事実上決まる。これらの
抵抗の抵抗値はいずれも温度により変動するので、電流
りの電流値が同様にして温度により変動する。抵抗Ｒ０
の抵抗値は温度により変動しない。従ってＦＥＴ６４の
実効抵抗は式（１）、 （２）の関係を維持するため変
動しなければならない。しかし、電流Ｉ３はインバータ
７８の状態、すなわち、導線６２の電圧値により流れる
。従って、回路３６内で電流Ｉ３が流れたり流れなかっ
たりするので、インバータ７８の出力状態のスイッチン
グにヒステリシスが生じ、電流路３２に接続されている
ビンにヒステリシスを生じる。
上決まるので、電流工、の電流値が抵抗Ｒ５−１ｏまた
は抵抗値Ｒ１＋の抵抗値により事実上決まる。これらの
抵抗の抵抗値はいずれも温度により変動するので、電流
りの電流値が同様にして温度により変動する。抵抗Ｒ０
の抵抗値は温度により変動しない。従ってＦＥＴ６４の
実効抵抗は式（１）、 （２）の関係を維持するため変
動しなければならない。しかし、電流Ｉ３はインバータ
７８の状態、すなわち、導線６２の電圧値により流れる
。従って、回路３６内で電流Ｉ３が流れたり流れなかっ
たりするので、インバータ７８の出力状態のスイッチン
グにヒステリシスが生じ、電流路３２に接続されている
ビンにヒステリシスを生じる。
第４図は電流Ｉ３が流れたり流れなかったりして生じる
ヒステリシスループを示す。初期温度が低いと、導線６
２の電圧が充分に高くなるので、インバータ７８の出力
状態が低論理状態になり、ＦＥＴ７２は叶Ｆされる。温
度が上昇するにつれて電流■Ｉ２の電流値が増加し、導
線６２の電圧が線形に降下する。そして、インバータ７
８の入力が論理Ｏ閾値より降下すると、インバータ７８
の出力は論理１状態になり、ＦＥＴ７２をＯＮＬ、、電
流Ｉ３が流れる。さらに、電流が必要な場合は、ＦＥＴ
６４の実効抵抗と導線６２の電圧を急激に降下させて電
流Ｉ３をさらに流す。温度がさらに上昇すると導線６２
の電圧が線形に減少する。
ヒステリシスループを示す。初期温度が低いと、導線６
２の電圧が充分に高くなるので、インバータ７８の出力
状態が低論理状態になり、ＦＥＴ７２は叶Ｆされる。温
度が上昇するにつれて電流■Ｉ２の電流値が増加し、導
線６２の電圧が線形に降下する。そして、インバータ７
８の入力が論理Ｏ閾値より降下すると、インバータ７８
の出力は論理１状態になり、ＦＥＴ７２をＯＮＬ、、電
流Ｉ３が流れる。さらに、電流が必要な場合は、ＦＥＴ
６４の実効抵抗と導線６２の電圧を急激に降下させて電
流Ｉ３をさらに流す。温度がさらに上昇すると導線６２
の電圧が線形に減少する。
そして、温度がハイレベルから降下すると、導線６２の
電圧は線形に降下し始める。ＦＥＴ６４はＬ＋Ｉｓの電
流が流れなければならないので、温度は降下しなければ
ならず、電流工、が減少する。そして、導ｌ１１６２の
電圧がインバータ７８の論理１閾値入力レベルまで上昇
する。従って、インバータ７８の出力状態は論理Ｏに切
り替えられ、ＦＥＴ７２をＯＦＦする。すると、ＦＥＴ
６４の電流が急激に減少し、導線６２上の電圧が急速に
上昇する。従って、ヒステリシスループは電流Ｉ３の電
流値に正比例するヒステリシス温度領域ＴＨＹとともに
関数的に生じる。本実施例では、電流りが１０μＡ、電
流Ｉ２がｌＯμＡ、電流Ｉ３が６０μＡ、基準電圧カ月
２ｖであリ、１℃のヒステリシス温度領域ＴＨＹが実現
される。
電圧は線形に降下し始める。ＦＥＴ６４はＬ＋Ｉｓの電
流が流れなければならないので、温度は降下しなければ
ならず、電流工、が減少する。そして、導ｌ１１６２の
電圧がインバータ７８の論理１閾値入力レベルまで上昇
する。従って、インバータ７８の出力状態は論理Ｏに切
り替えられ、ＦＥＴ７２をＯＦＦする。すると、ＦＥＴ
６４の電流が急激に減少し、導線６２上の電圧が急速に
上昇する。従って、ヒステリシスループは電流Ｉ３の電
流値に正比例するヒステリシス温度領域ＴＨＹとともに
関数的に生じる。本実施例では、電流りが１０μＡ、電
流Ｉ２がｌＯμＡ、電流Ｉ３が６０μＡ、基準電圧カ月
２ｖであリ、１℃のヒステリシス温度領域ＴＨＹが実現
される。
第３図において、抵抗Ｒ１と、電流路６２上に論理信号
を生成する回路は、単一の温度閾値を検出する。本実施
例によれば、所定数の温度閾値のうちの第２の温度閾値
は、抵抗Ｒ２，ＥＳＤ回路９２およびＦＥＴ８ｇにより
検出される。ＦＥＴ８ｇのゲートはノード５２で基準電
圧源ＶＲＥＦに接続されている。導線８６は電流■４を
ＦＥＴ９０を介してグランド線３８に流す。
を生成する回路は、単一の温度閾値を検出する。本実施
例によれば、所定数の温度閾値のうちの第２の温度閾値
は、抵抗Ｒ２，ＥＳＤ回路９２およびＦＥＴ８ｇにより
検出される。ＦＥＴ８ｇのゲートはノード５２で基準電
圧源ＶＲＥＦに接続されている。導線８６は電流■４を
ＦＥＴ９０を介してグランド線３８に流す。
ＦＥＴ９０のゲートはＦＥＴ５６のゲートに接続され、
電流■、を係数にうによって電流■１に比例させる。イ
ンバータ１００の人力は導線８６に接続され、その出力
はインバータ１０４ 、 ＥＳＤ回路１０６を介して導
線３０に接続されている。導線３０は回路３６のコネク
タピンに接続されている。インバータ１００は、係数に
５により電流１１と関係付けられ、導線９６およびＦＥ
Ｔ９８を介してグランド線３８に流れる電流■、を０Ｎ
１０ＦＦ制御るため、導線１０２を介してＦＥＴ９４の
ゲートに接続されている。ＦＥＴ９４は抵抗Ｒ２によっ
て選択される温度閾値を検出するヒステリシスを ７ 生じるように動作する。
電流■、を係数にうによって電流■１に比例させる。イ
ンバータ１００の人力は導線８６に接続され、その出力
はインバータ１０４ 、 ＥＳＤ回路１０６を介して導
線３０に接続されている。導線３０は回路３６のコネク
タピンに接続されている。インバータ１００は、係数に
５により電流１１と関係付けられ、導線９６およびＦＥ
Ｔ９８を介してグランド線３８に流れる電流■、を０Ｎ
１０ＦＦ制御るため、導線１０２を介してＦＥＴ９４の
ゲートに接続されている。ＦＥＴ９４は抵抗Ｒ２によっ
て選択される温度閾値を検出するヒステリシスを ７ 生じるように動作する。
本実施例の温度閾値の検出精度は、内部温度依存抵抗を
用いた場合、要求温度の１３％である。
用いた場合、要求温度の１３％である。
Ｐ−抵抗は抵抗値調整後、最悪でも±０．６％の精度を
有する。カレントミラーＦＥＴはその形成不整合が最悪
でも±１．５％以下である。よって、設定抵抗Ｒ１また
はＲ２は、その抵抗値が最悪でも±１０％以下のものを
選択することができる。その結果、本実施例では、最悪
の場合の許容値が±３．１％であるので、許容値が±５
％またはそれ以上の従来回路よりその精度がより良（な
る。
有する。カレントミラーＦＥＴはその形成不整合が最悪
でも±１．５％以下である。よって、設定抵抗Ｒ１また
はＲ２は、その抵抗値が最悪でも±１０％以下のものを
選択することができる。その結果、本実施例では、最悪
の場合の許容値が±３．１％であるので、許容値が±５
％またはそれ以上の従来回路よりその精度がより良（な
る。
第５図は第１図示ラッチ２２の具体例を示す。
第３図示インバータ７８．１００の出力での論理状態は
、導線８０．１０２を介してインバータ１０８，１１０
の人力にそれぞれ入力される。インバータ１．０８１１
０の出力端子は、直列接続されたｐＦＥＴＩＩ２および
ｎＦＥＴ１１４のそれぞれのゲートに接続され、かつ、
＋Ｖ電圧線とグランド線３８の間に接続されている。イ
ンバータ１１６，１１８は相互に接続され、ＦＥＴ１１
２と１１４の間の状態をラッチするものである。インバ
ータ ８ ］１６の出力端子はインバータ１２０を介してインバー
タ１２２に接続されている。インバータ１２２の出力端
子はＥＳＤ回路を介して出力導線１２８に接続されてい
る。出力導線１２８は回路３６のコネクタピンに接続さ
れている。インバータ１２０はＥＳＤ回路１２６を介し
て出力導線１３０に接続され、この出力導線１３０に、
ＦＥＴ１１２と１１４の間の状態が反転されて出力され
ている。出力導線１３０の出力は回路３６のコネクタピ
ンに出力されている。本実施例では、出力導線１２８，
１３０は個々のボンディング・オプション・パッドを介
して単一のコネクタピンに接続されている。このように
して、真または反転されたラッチ出力信号は、製造後に
ボンディング・オプション・パッドを選択することによ
り生成することができる。
、導線８０．１０２を介してインバータ１０８，１１０
の人力にそれぞれ入力される。インバータ１．０８１１
０の出力端子は、直列接続されたｐＦＥＴＩＩ２および
ｎＦＥＴ１１４のそれぞれのゲートに接続され、かつ、
＋Ｖ電圧線とグランド線３８の間に接続されている。イ
ンバータ１１６，１１８は相互に接続され、ＦＥＴ１１
２と１１４の間の状態をラッチするものである。インバ
ータ ８ ］１６の出力端子はインバータ１２０を介してインバー
タ１２２に接続されている。インバータ１２２の出力端
子はＥＳＤ回路を介して出力導線１２８に接続されてい
る。出力導線１２８は回路３６のコネクタピンに接続さ
れている。インバータ１２０はＥＳＤ回路１２６を介し
て出力導線１３０に接続され、この出力導線１３０に、
ＦＥＴ１１２と１１４の間の状態が反転されて出力され
ている。出力導線１３０の出力は回路３６のコネクタピ
ンに出力されている。本実施例では、出力導線１２８，
１３０は個々のボンディング・オプション・パッドを介
して単一のコネクタピンに接続されている。このように
して、真または反転されたラッチ出力信号は、製造後に
ボンディング・オプション・パッドを選択することによ
り生成することができる。
よって、精密抵抗コンパレータは集積回路に適している
。このコンパレータは、オンチップ形成に適した感温抵
抗素子を含み、固体サーモスタット、−船釣には、温度
閾値検知論理デバイスとして動作することができる。
。このコンパレータは、オンチップ形成に適した感温抵
抗素子を含み、固体サーモスタット、−船釣には、温度
閾値検知論理デバイスとして動作することができる。
当然、本発明は、上述した実施例に照して、種々の変形
および変更が可能である。変形例としては、ＦＥＴに替
えてバイポーラトランジスタを用いても良いし、ドーピ
ング不純物とそれに対応するドーピング濃度を変更して
も良い。さらに、抵抗依存抵抗素子を温度閾値検知抵抗
Ｒ１とＲ２に替えても良い。感温抵抗は基準電流を決め
るのに用いられる。従って、本発明は特許請求の範囲内
であれば、上述したもの以外にも適用することができる
。
および変更が可能である。変形例としては、ＦＥＴに替
えてバイポーラトランジスタを用いても良いし、ドーピ
ング不純物とそれに対応するドーピング濃度を変更して
も良い。さらに、抵抗依存抵抗素子を温度閾値検知抵抗
Ｒ１とＲ２に替えても良い。感温抵抗は基準電流を決め
るのに用いられる。従って、本発明は特許請求の範囲内
であれば、上述したもの以外にも適用することができる
。
［発明の効果１
以上説明したように、本発明によれば、上記のように構
成したので、抵抗コンパレータ集積回路を提供すること
ができる。
成したので、抵抗コンパレータ集積回路を提供すること
ができる。
また、固体温度閾値検知回路を実装するため、閾値設定
用抵抗を外付けする替わりに、完全内蔵集積回路を提供
することができる。
用抵抗を外付けする替わりに、完全内蔵集積回路を提供
することができる。
さらに、副回路を検知する抵抗コンパレータ集積回路の
閾値により、複数の温度閾値の検知が平行して繰り返し
行なわれる。
閾値により、複数の温度閾値の検知が平行して繰り返し
行なわれる。
さらにまた、オフチップ（ｏｆｆ−ｃｈｉｐ）感温素子
を用いることにより、温度変化を遠隔検知することがで
きる。
を用いることにより、温度変化を遠隔検知することがで
きる。
第１図は本発明の一実施例を示すブロック図、第２図は
閾値抵抗と第１図示回路の出力の関係を示す図、 第３図は本発明の他の実施例を示すブロック図、 第４図は温度閾値検出を説明する説明図、第５図は第１
図示ラッチ２２の構成を示すブロック図である。 １２１４１６・・・オペアンプ、 １８２０・・・コンパレータ、 ２２・・・ラッチ、 ＲＡ、ＲＰ、Ｒ１−Ｒ４・・・抵抗。 ■
閾値抵抗と第１図示回路の出力の関係を示す図、 第３図は本発明の他の実施例を示すブロック図、 第４図は温度閾値検出を説明する説明図、第５図は第１
図示ラッチ２２の構成を示すブロック図である。 １２１４１６・・・オペアンプ、 １８２０・・・コンパレータ、 ２２・・・ラッチ、 ＲＡ、ＲＰ、Ｒ１−Ｒ４・・・抵抗。 ■
Claims (1)
- 【特許請求の範囲】 １）半導体基体と、 該半導体基体の少なくとも一部分にそれ自体の温度に依
存する抵抗値を得るために形成した第１手段と、 前記半導体基体の少なくとも一部分にそれ自体の温度に
依存する第２抵抗値を得るために形成した第２手段と、 前記半導体基体に形成されるとともに、前記第１および
第２手段と接続され、前記第１および第２手段の抵抗の
差に応じた信号を生成する生成手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 ２）請求項１において、生成手段は、 基準電圧を供給する手段と、 予め定めた関係を有する電流を前記第１および第２手段
にそれぞれ流すとともに、前記第２手段を流れる電流の
レベルに比例した電圧を出力する導電手段と、 前記第１手段と第２手段と前記導電手段の間に接続され
、前記出力電圧を前記基準電圧を含む予め定めた電圧範
囲内に規制するレベルシフト手段と、 前記出力電圧に応じて前記信号を出力する出力手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 ３）請求項２において、第１手段は前記半導体基体に形
成され、かつ、５％／℃から０．０５％／℃の範囲内の
温度係数を有するＰ形抵抗を集積してなることを特徴と
する抵抗コンパレータ集積回路。 ４）基準電圧を供給する手段と、 温度依存電圧を供給し、温度係数が実質的に形成パラメ
ータとは独立しており、実質的にはその温度係数と独立
した前記抵抗手段の抵抗値を予め定めた抵抗値に調整す
る検知手段を含み、かつ、比較電圧を供給する手段と、 前記基準電圧と前記比較電圧を比較し、比較結果を表す
信号を供給する比較手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 ５）半導体基体と、 該基体上に形成され、第１電圧レベルが印加される第１
手段と、 前記基体上に形成され、第２電圧信号が印加される第２
手段と、 前記基体上に形成され、前記第１および第２電圧レベル
の間の予め定めた第１の関係を決め、前記第１および第
２手段に接続され、リミッタ手段を含む関係手段と、 前記基体上に形成され、前記出力電圧レベルに応じて前
記第１の予め定めた関係を選択的に変える手段と を具備し、前記リミッタ手段が前記第２手段に接続され
、予め定めた電圧範囲内の電圧を出力し、出力された電
圧が第１および第２電圧レベルの差に対する第２の予め
定めた関係を有することを特徴とする抵抗コンパレータ
集積回路。 ６）請求項５において、前記半導体基体に形成され、第
３電圧信号が印加され、かつ、前記関係手段が接続され
、前記第１および第３電圧レベルの間の第３の予め定め
た関係を決め、かつ、前記リミッタ手段が接続され、前
記第１および第３電圧レベルの差に対する第４の予め定
めた関係を有する電圧レベルを出力する手段と、 前記基体に形成され、かつ、前記第４の予め定めた関係
を有する電圧レベルに応じて、前記第３の予め定めた関
係を選択的に変える手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 ７）請求項６において、前記出力電圧レベルと第４の予
め定めた関係を有する出力電圧レベルとを論理演算し、
その出力電圧レベルを、前記出力電圧レベルが第１の予
め定めた電圧閾値を横切るとき、第１の予め定めた電圧
レベルに遷移させ、第４の予め定めた関係を有する出力
電圧レベルが第２の予め定めた電圧閾値を横切るとき、
第２の予め定めた電圧レベルに遷移させる論理演算手段
を具備したことを特徴とする抵抗コンパレータ集積回路
。 ８）請求項５ないし請求項７のいずれかの項において、
前記第１手段は前記第１電圧レベルを検知するセンサ手
段よりなり、該センサ手段は前記半導体基体に抵抗を集
積してなることを特徴とする抵抗コンパレータ集積回路
。 ９）請求項８において、抵抗を集積してなる集積抵抗は
その温度係数が約５％／℃〜０．０５％／℃であること
を特徴とする抵抗コンパレータ集積回路。 １０）単一の半導体基体に形成され、かつ、ある抵抗の
抵抗値と別の抵抗の抵抗値を比較する抵抗コンパレータ
集積回路において、 第１および第２電流路を流れる第１および第２電流の間
の第１の予め定めた電流関係を決めるカレントミラー手
段と、 該カレントミラー手段に接続され、かつ、前記第１およ
び第２電流路の電圧を予め定めた電圧範囲に規制する規
制手段と、 該規制手段に基準抵抗を接続し、それ自体を流れる電流
により前記第１電流路を流れる電流のレベルを決める第
１カップリング手段と、 第１比較抵抗を前記規制手段に接続し、前記第２電流路
に電流を流す第２カップリング手段と、 前記第２電流路に接続され、前記第２電流路の電圧に応
じて第１出力信号を出力する第１出力手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 １１）請求項１０において、前記第２電流路に接続され
、第３電流路に、前記第１電流と第２の予め定めた電流
関係を有する電流を流す手段と、 前記第３電流路に接続され、かつ、前記第３電流を前記
第１出力信号に応じて選択的に遮断する手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 １２）請求項１１において、前記規制手段に接続され、
第４電流路に、第１電流と第３の予め定めた電流関係を
有する電流を流す手段と、 前記第２比較抵抗を前記規制手段に接続し、第３電流路
に電流を流す第３カップリング手段と、 前記第４電流路に接続され、前記第４電流路の電圧に応
じた第２出力信号を出力する第２出力手段と、 前記第４電流路に接続され、第５電流路に、第４電流路
を流れ、かつ、前記第１電流と第４の予め定めた電流関
係を有する電流を流す手段と、前記第５電流路に接続さ
れ、前記第２出力信号に応じて前記第５電流を選択的に
遮断する手段と を具備したことを特徴とする抵抗コンパレータ集積回路
。 １３）請求項１２において、前記第１および第２出力信
号に応じてマルチステート信号を出力し、かつ、前記第
１出力信号が第１電圧閾値を横切るとき第１状態信号を
出力し、前記第２出力信号が第２電圧閾値を横切るとき
第２状態信号を出力する論理演算手段よりなることを特
徴とする抵抗コンパレータ集積回路。 １４）請求項１０ないし請求項１３のいずれかの項にお
いて、前記基準抵抗は単一の半導体基体上に集積してな
ることを特徴とする抵抗コンパレータ集積回路。 １５）請求項１４において、前記抵抗を集積してなる基
準抵抗は、約５％／℃〜０．０５％／℃の係数を有する
ことを特徴とする抵抗コンパレータ集積回路。
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