JPH03152482A - 配線検査装置 - Google Patents
配線検査装置Info
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- JPH03152482A JPH03152482A JP1292591A JP29259189A JPH03152482A JP H03152482 A JPH03152482 A JP H03152482A JP 1292591 A JP1292591 A JP 1292591A JP 29259189 A JP29259189 A JP 29259189A JP H03152482 A JPH03152482 A JP H03152482A
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- 230000002950 deficient Effects 0.000 claims description 20
- 238000007689 inspection Methods 0.000 claims description 13
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Landscapes
- Testing Or Calibration Of Command Recording Devices (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
配線による端子間の接続を検査する配線検査装置に関し
、 試験テーブル及びこれに対応した基準テーブルが必要と
する記憶容量を低減することができ、しかも、この試験
テーブルから、ある端子がどの端子に接続されているか
を容易に知ることができ、処理が容易でソフトウェア構
成が簡単になると共に、高速処理が可能となるようにす
ることを目的とし、 端子間が接続された検査対象の該端子の一つに信号を供
給し、該信号が他の該端子に伝達されたかどうかを調べ
るために他の端子の全てから端子接続データを読出し、
該信号が供給される該−つの端子を走査させる端子接続
データ取得手段と、試験テーブル記憶手段と、該端子の
一つに該信号を供給したときに該信号が伝達された他の
全ての端子に、該−つの端子と同一のネット番号を付し
、連続する端子番号と該試験テーブル記憶手段の連続す
るアドレスとを１対１に対応させて該ネット番号を該試
験テーブル記憶手段に格納することにより試験テーブル
を作成する試験テーブル作成手段と、良品についての端
子接続データが該試験テーブルと同一形式で、基準テー
ブルとして格納される基準テーブル記憶手段と、該試験
テーブルと該基準テーブルとを比較して不良接続部を検
出する不良接続検出手段と、を備えて構成する。
、 試験テーブル及びこれに対応した基準テーブルが必要と
する記憶容量を低減することができ、しかも、この試験
テーブルから、ある端子がどの端子に接続されているか
を容易に知ることができ、処理が容易でソフトウェア構
成が簡単になると共に、高速処理が可能となるようにす
ることを目的とし、 端子間が接続された検査対象の該端子の一つに信号を供
給し、該信号が他の該端子に伝達されたかどうかを調べ
るために他の端子の全てから端子接続データを読出し、
該信号が供給される該−つの端子を走査させる端子接続
データ取得手段と、試験テーブル記憶手段と、該端子の
一つに該信号を供給したときに該信号が伝達された他の
全ての端子に、該−つの端子と同一のネット番号を付し
、連続する端子番号と該試験テーブル記憶手段の連続す
るアドレスとを１対１に対応させて該ネット番号を該試
験テーブル記憶手段に格納することにより試験テーブル
を作成する試験テーブル作成手段と、良品についての端
子接続データが該試験テーブルと同一形式で、基準テー
ブルとして格納される基準テーブル記憶手段と、該試験
テーブルと該基準テーブルとを比較して不良接続部を検
出する不良接続検出手段と、を備えて構成する。
本発明は、配線による端子間の接続を検査する配線検査
装置に関する。
装置に関する。
バックパネル（バックプレーン）等の端子間接続は、導
通試験を行なう配線検査装置により、自動的に検査され
る。自動化システムの大型化に伴い、バックパネル等の
端子数は５．０００〜１０゜０００、大きなものでは４
０．０００というものもある。 第７図は、従来の配線検査装置のメモリに格納されてい
る試験テーブル（検査対象の配線テーブル）を示す。こ
の試験テーブルは次のようにして作成される。すなわち
、端子間の導通試験を行い、端子番号００００が０００
２及び０００３と接続されていることが検出されると、
これらにネット番号００００が付され、ネット番号と端
子番号が対になってメモリ内のテーブルに書き込まれる
。 次に、端子番号０００１について端子間の導通試験を行
い、他のどれにも接続されていないことが′分かると、
端子番号０００１のみにネット番号０００１が付され、
両番骨が対になってメモリ内のテーブルに書き込まれる
。このような処理が、未試験の他の全ての端子について
行なわれ、試験テーブルが作成される。 この試験テーブルは、良品についての試験テーブルに等
しい基準テーブルと比較され、未配線や誤配線がチエツ
クされる。
通試験を行なう配線検査装置により、自動的に検査され
る。自動化システムの大型化に伴い、バックパネル等の
端子数は５．０００〜１０゜０００、大きなものでは４
０．０００というものもある。 第７図は、従来の配線検査装置のメモリに格納されてい
る試験テーブル（検査対象の配線テーブル）を示す。こ
の試験テーブルは次のようにして作成される。すなわち
、端子間の導通試験を行い、端子番号００００が０００
２及び０００３と接続されていることが検出されると、
これらにネット番号００００が付され、ネット番号と端
子番号が対になってメモリ内のテーブルに書き込まれる
。 次に、端子番号０００１について端子間の導通試験を行
い、他のどれにも接続されていないことが′分かると、
端子番号０００１のみにネット番号０００１が付され、
両番骨が対になってメモリ内のテーブルに書き込まれる
。このような処理が、未試験の他の全ての端子について
行なわれ、試験テーブルが作成される。 この試験テーブルは、良品についての試験テーブルに等
しい基準テーブルと比較され、未配線や誤配線がチエツ
クされる。
しかし、試験テーブルと基準テーブルの各々について、
ネット番号と端子番号の両記憶領域を確保しなければな
らないので、必要な記憶容量が大きくなる。 また、ある端子番号の接続状態を調べようとすると、最
初のアドレスから順に見ていく必要がある。 さらに、未配線や誤配線により基準テーブルと試験テー
ブルのネット番号がずれる。 以上のことから、両テーブルの比較が容易でなく、ソフ
トウェア構成が複雑になると共に、処理時間が長゛くな
る。 本発明の目的は、このような問題点に鑑み、試験テーブ
ル及びこれに対応した基準テーブルが必要とする記憶容
量を低減でき、しかも、この試験テーブルから、ある端
子がどの端子に接続されているかを容易に知ることがで
き、処理が容易でソフトウェア構成が簡単になると共に
、高速処理が可能となる配線検査装置を提供することに
ある。
ネット番号と端子番号の両記憶領域を確保しなければな
らないので、必要な記憶容量が大きくなる。 また、ある端子番号の接続状態を調べようとすると、最
初のアドレスから順に見ていく必要がある。 さらに、未配線や誤配線により基準テーブルと試験テー
ブルのネット番号がずれる。 以上のことから、両テーブルの比較が容易でなく、ソフ
トウェア構成が複雑になると共に、処理時間が長゛くな
る。 本発明の目的は、このような問題点に鑑み、試験テーブ
ル及びこれに対応した基準テーブルが必要とする記憶容
量を低減でき、しかも、この試験テーブルから、ある端
子がどの端子に接続されているかを容易に知ることがで
き、処理が容易でソフトウェア構成が簡単になると共に
、高速処理が可能となる配線検査装置を提供することに
ある。
第１図は本発明の原理構成を示す。
図中、１は端子接続データ取得手段であり、端子間が接
続された検査対象２の端子Ｔｏ−ＴＮの一つＴｉに信号
を供給し、この信号が他の端子に伝達されたかどうかを
調べるために他の端子の全てから端子接続データを読出
し、信号供給端子Ｔｉを走査させてこのデータ読出し処
理を繰り返す。 ３は試験テーブル記憶手段である。 ４は試験テーブル作成手段であり、端子Ｔｉに該信号を
供給したときに該信号が伝達された他の全ての端子に、
端子Ｔｉと同一のネット番号を付し、連続する端子番号
と該試験テーブル記憶手段３の連続するアドレスとを１
対１に対応させて該ネット番号を該試験テーブル記憶手
段３に格納することにより試験テーブルを作成する。 ５は基準テーブル記憶手段であり、良品についての端子
接続データが該試験テーブルと同一形式で、基準テーブ
ルとして格納される。 ６は不良接続検出手段であり、試験テーブルと基準テー
ブルとを比較して不良接続部を検出する。
続された検査対象２の端子Ｔｏ−ＴＮの一つＴｉに信号
を供給し、この信号が他の端子に伝達されたかどうかを
調べるために他の端子の全てから端子接続データを読出
し、信号供給端子Ｔｉを走査させてこのデータ読出し処
理を繰り返す。 ３は試験テーブル記憶手段である。 ４は試験テーブル作成手段であり、端子Ｔｉに該信号を
供給したときに該信号が伝達された他の全ての端子に、
端子Ｔｉと同一のネット番号を付し、連続する端子番号
と該試験テーブル記憶手段３の連続するアドレスとを１
対１に対応させて該ネット番号を該試験テーブル記憶手
段３に格納することにより試験テーブルを作成する。 ５は基準テーブル記憶手段であり、良品についての端子
接続データが該試験テーブルと同一形式で、基準テーブ
ルとして格納される。 ６は不良接続検出手段であり、試験テーブルと基準テー
ブルとを比較して不良接続部を検出する。
【作用１
本発明では、端子Ｔｉに信号を供給したときにこの信号
が伝達された他の全ての端子に、端子Ｔｉと同一のネッ
ト番号を付し、連続する端子番号と試験テーブル記憶手
段の連続するアドレスとを１対１に対応させてネット番
号を試験テーブル記憶手段３に格納するように構成して
いるので、試験テーブル及びこれに対応した基準テーブ
ルが必要とする記憶容量を従来の半分にすることができ
る。 また、この試験テーブルから、ある端子がどの端子に接
続されているかを容易に知ることができる。 以上のことから、処理が容易になり、ソフトゥ′エア構
成が簡単になるとともに、高速処理が可能となる。 【実施例】 以下、図面に基づいて本発明の一実施例を説明する。 第２図は、検査対象としてのバックパネル１０に接続さ
れた配線検査装置２０の構成を示す。 このバックパネル１０は、端子ＴＯ〜ＴＮ間が配線で接
続されている。端子’ｌ’ｉ （ｉ＝０〜Ｎ）は、Ｎ
ＰＮ型トランジスタＱｉのコレクタに接続されている。 このＮＰＮ型トランジスタＱｉは、コレクタが抵抗器Ｒ
ｉを介して電源供給線Ｖｃｃに接続され、エミッタが接
地され、ベースが、ゲートマトリックス２１を構成する
ｉ番目のノアゲートの出力端子に接続されている。 ゲートマトリックス２１は、１行ｍ列のノアゲートを備
えている。ゲートマトリックス２１の第１列（ｉ＝１〜
ｍ）のノアゲートの入力端子は、共通に選択線２２ｉに
接続され、デコーダ２３Ａの出力端子に接続されている
。ゲートマトリックス２１の第」行（Ｊ＝１〜ｎ）のノ
アゲートの他方の入力端子は、共通にデータ入力線２４
ｊに接続され、デコーダ２５の入力端子に接続されてい
る。デコーダ２３及びデコーダ２５の入力端子はコンピ
ユータ２”６の出力端子に接続されている。 また、ＮＰＮ型トランジスタＱｉのコレクタは、ゲート
マトリックス２７のｉ番目のワイヤードノアゲートの一
方の入力端子に接続されている。ゲートマトリックス２
７は、１行ｍ列のワイヤードノアゲートを備えている。 ゲートマトリックス２７の第１列（Ｊ＝１〜ｍ）のワイ
ヤードノアゲートの他方の入力端子は、共通に選択線２
８ｊに接続され、デコーダ２３Ｂの入力端子に接続され
ている。ゲートマトリックス２７の第に行（ｋ＝１〜ｎ
）のワイヤードノアゲートの出力端子は、共通にデータ
出力線２９ｋに接続され、コンピュータ２６の入力端子
に接続されている。 上記ゲートマ）ＩＪフックス１及び２７を用いたのは、
バックパネル１０の端子数Ｎが数千乃至致方と多いので
、コンピュータ２６の入出力点数を大幅に低減するため
である。 コンピュータ２６には、各種のバックパネルＩＯに対す
る基準テーブルが格納された外部記憶装置３０と、検査
結果を格納するための外部記憶装置３１と、検査結果を
印字出力するためのプリンタ３２とが接続されている。 第２図では、コンピュータ２６の機能を機能ブロック２
６ａ〜２６ｅで示す。 走査部２６ａは、デコーダ２３Ａに値」を供給して２２
１〜２２ｍのうち選択線２２ｊのみをＬレベルにし、ゲ
ートマトリックス２１の第」列のノアゲートを開き、ま
た、デコーダ２５に値ｋを供給してデータ人力線２４１
〜２４ｎのうちデータ入力線２４にのみをＬレベルにす
る。これにより、ＮＰＮ型トランジスタＱ１〜ＱＮのう
ちＮＰＮ型トランジスタＱｉ （ｉ＝ （ｊ−１）ｍ
十に１）のみがオンになり、端子ＴｉにＬレベルの信号
が供給される。走査部２６ａは、各ｊの値に対し、ｋの
値を０〜ｎと変化させ、ｊの値を１〜ｍと変化させるこ
とにより、ＮＰＮ型トランジスタＱＯ〜ＱＮを順次１つ
ずつオンにする。 例えばＪ＝０、ｋ＝０として端子ＴＯにＬレベルの信号
を供給すると、配線を介して端子ＴＯと接続された他の
全ての端子はＬレベルとなり、端子ＴＯと接続されてな
い他の全ての端子はＨレベルのままである。すなわち、
端子ＴＯ〜ＴＨに端子接続データが現れる。 この端子接続データを読み込む為に、走査部２６ａは、
各ｊ１にの値に対し、デコーダ２３Ｂに値Ｓを供給して
選択線２８１〜２８ｍのうち選択線２８ｓのみをＬレベ
ルにし、ゲートマトリックス２７の第Ｓ列のワイヤート
ノアゲートを開いて、データ出力線２９１〜２９ｎから
端子Ｔｉ （ｉ＝（ｓ −１） ｎ 〜（ｓ ｎ −
１） ）の接続データを読み込む。このＳの値は、１か
らｍまで順次変化させる。試験テーブル作成部２６ｂは
、各値Ｓに対しこのデータを読み込みながら、後述する
第４図（Ａ）に示すような試験テーブルを試験テーブル
記憶Ｂ ２６ ｃ内に作成する。 一方、基準テーブル記憶部２６ｄには、バックパネル１
０に対する基準テーブルが外部記憶装置３０から読み出
されて書き込まれる。この基準テーブルは、試験テーブ
ルと同一形式となっている。 不良接続検出部２６ｅは、これら試験テーブルと基準テ
ーブルとを比較して、不良接続部を検出し、その結果を
外部記憶装置３１及びプリンタ３２に出力する。 次に、コンピュータ２６のソフトウェア構成の詳細を第
３図に基づいて説明する。なお、以下の説明においては
、試験テーブル記憶部２６ｃのアドレスをＡで表し、ア
ドレスへの記憶内容を（Ａ）で表す。 （５０）最初に、試験テーブル記憶部２６ｃの各（Ａ）
に初期値“ＦＦＦＦ”を代入し、また、アドレス八を０
とする。 （５１）（Ａ）＝“ＦＦＦＦ”であれば、（５２）端子
ＴＡにＬレベルを供給し、（５３）デコーダ２３ＢにＳ
＝Ｏを供給して、ゲートマトリックス２７から端子接続
データを読み込む。 （５４）このデータにＬレベルが含まれておれば、 （５５）すなわち、ネット番号Ｂの端子ＴＥがＬレベル
であれば、（Ｂ）に値へを代入する。例えば第２図にお
いて、端子ＴＯと端子Ｔ２が配線１１で接続されている
場合、端子ＴＯにＬレベルの信号を供給すると、端子Ｔ
Ｏと端子Ｔ２がＬレベルになり、アドレス０．２の記憶
内容が０にされる。 （５６）上記ステップ５３〜５５の処理を９＝１〜ｍに
ついて行う。 （５７）次に、Ａの値をインクリメントし、（５８）Ａ
≦Ｎであればステップ５１へ戻って上記処理を繰り返す
。ステップ５５での処理により、ステップ５１で（Ａ）
≠“ＦＦＦＦ″となれば、ステップ５７へ進む。このよ
うにして、第４図（Ａ）に示すような試験テーブルが試
験テーブル記憶部２６ｃに作成される。 Ａ＞Ｎとなれば、 （５９）試験テーブルを基準テーブルと比較して不良接
続を判定し、その結果を出力する。両テーブルが例えば
第４図に示すような場合には、Ａ＝４〜７の内容が不一
致であるので、第５図（Ａ）に示すような不良端子マツ
プが作成される。 このマツプは各Ａの値に１ビツトのデータが対応したフ
ラグＦＯ〜Ｆ７のマツプであり、一致の場合には０、不
一致の場合にはｌが代入される。 次に、不良接続明細テーブルを第６１！ｌに示す如く作
成する。すなわち、フラグＦ４に対応して、誤った値０
と正しい値４を書き込み、フラグの内容が１のネット番
号に０があればこれを４にする。 第４図ではこれに相当するものはない。 次に、フラグＦ５に対応する誤ったネット番号５と正し
いネット番号４とを明細テーブルに書き込む。また、フ
ラグが１となっているネット番号５の値を４に変更する
。すなわち、第４図（Ａ）においてアドレスＡ＝６．７
の内容を４に変更する。これに伴い、フラグＦ６、Ｆ７
を０にする。 これにより、不良端子マツプは第５図（Ｂ）に示す如く
なる。 こ１の不良端子マツプと第６図に示す不良接続明細テー
ブルとを見ることにより、どの端子の接続が不良でどの
ように接続を変更すれば良いかが判る。
が伝達された他の全ての端子に、端子Ｔｉと同一のネッ
ト番号を付し、連続する端子番号と試験テーブル記憶手
段の連続するアドレスとを１対１に対応させてネット番
号を試験テーブル記憶手段３に格納するように構成して
いるので、試験テーブル及びこれに対応した基準テーブ
ルが必要とする記憶容量を従来の半分にすることができ
る。 また、この試験テーブルから、ある端子がどの端子に接
続されているかを容易に知ることができる。 以上のことから、処理が容易になり、ソフトゥ′エア構
成が簡単になるとともに、高速処理が可能となる。 【実施例】 以下、図面に基づいて本発明の一実施例を説明する。 第２図は、検査対象としてのバックパネル１０に接続さ
れた配線検査装置２０の構成を示す。 このバックパネル１０は、端子ＴＯ〜ＴＮ間が配線で接
続されている。端子’ｌ’ｉ （ｉ＝０〜Ｎ）は、Ｎ
ＰＮ型トランジスタＱｉのコレクタに接続されている。 このＮＰＮ型トランジスタＱｉは、コレクタが抵抗器Ｒ
ｉを介して電源供給線Ｖｃｃに接続され、エミッタが接
地され、ベースが、ゲートマトリックス２１を構成する
ｉ番目のノアゲートの出力端子に接続されている。 ゲートマトリックス２１は、１行ｍ列のノアゲートを備
えている。ゲートマトリックス２１の第１列（ｉ＝１〜
ｍ）のノアゲートの入力端子は、共通に選択線２２ｉに
接続され、デコーダ２３Ａの出力端子に接続されている
。ゲートマトリックス２１の第」行（Ｊ＝１〜ｎ）のノ
アゲートの他方の入力端子は、共通にデータ入力線２４
ｊに接続され、デコーダ２５の入力端子に接続されてい
る。デコーダ２３及びデコーダ２５の入力端子はコンピ
ユータ２”６の出力端子に接続されている。 また、ＮＰＮ型トランジスタＱｉのコレクタは、ゲート
マトリックス２７のｉ番目のワイヤードノアゲートの一
方の入力端子に接続されている。ゲートマトリックス２
７は、１行ｍ列のワイヤードノアゲートを備えている。 ゲートマトリックス２７の第１列（Ｊ＝１〜ｍ）のワイ
ヤードノアゲートの他方の入力端子は、共通に選択線２
８ｊに接続され、デコーダ２３Ｂの入力端子に接続され
ている。ゲートマトリックス２７の第に行（ｋ＝１〜ｎ
）のワイヤードノアゲートの出力端子は、共通にデータ
出力線２９ｋに接続され、コンピュータ２６の入力端子
に接続されている。 上記ゲートマ）ＩＪフックス１及び２７を用いたのは、
バックパネル１０の端子数Ｎが数千乃至致方と多いので
、コンピュータ２６の入出力点数を大幅に低減するため
である。 コンピュータ２６には、各種のバックパネルＩＯに対す
る基準テーブルが格納された外部記憶装置３０と、検査
結果を格納するための外部記憶装置３１と、検査結果を
印字出力するためのプリンタ３２とが接続されている。 第２図では、コンピュータ２６の機能を機能ブロック２
６ａ〜２６ｅで示す。 走査部２６ａは、デコーダ２３Ａに値」を供給して２２
１〜２２ｍのうち選択線２２ｊのみをＬレベルにし、ゲ
ートマトリックス２１の第」列のノアゲートを開き、ま
た、デコーダ２５に値ｋを供給してデータ人力線２４１
〜２４ｎのうちデータ入力線２４にのみをＬレベルにす
る。これにより、ＮＰＮ型トランジスタＱ１〜ＱＮのう
ちＮＰＮ型トランジスタＱｉ （ｉ＝ （ｊ−１）ｍ
十に１）のみがオンになり、端子ＴｉにＬレベルの信号
が供給される。走査部２６ａは、各ｊの値に対し、ｋの
値を０〜ｎと変化させ、ｊの値を１〜ｍと変化させるこ
とにより、ＮＰＮ型トランジスタＱＯ〜ＱＮを順次１つ
ずつオンにする。 例えばＪ＝０、ｋ＝０として端子ＴＯにＬレベルの信号
を供給すると、配線を介して端子ＴＯと接続された他の
全ての端子はＬレベルとなり、端子ＴＯと接続されてな
い他の全ての端子はＨレベルのままである。すなわち、
端子ＴＯ〜ＴＨに端子接続データが現れる。 この端子接続データを読み込む為に、走査部２６ａは、
各ｊ１にの値に対し、デコーダ２３Ｂに値Ｓを供給して
選択線２８１〜２８ｍのうち選択線２８ｓのみをＬレベ
ルにし、ゲートマトリックス２７の第Ｓ列のワイヤート
ノアゲートを開いて、データ出力線２９１〜２９ｎから
端子Ｔｉ （ｉ＝（ｓ −１） ｎ 〜（ｓ ｎ −
１） ）の接続データを読み込む。このＳの値は、１か
らｍまで順次変化させる。試験テーブル作成部２６ｂは
、各値Ｓに対しこのデータを読み込みながら、後述する
第４図（Ａ）に示すような試験テーブルを試験テーブル
記憶Ｂ ２６ ｃ内に作成する。 一方、基準テーブル記憶部２６ｄには、バックパネル１
０に対する基準テーブルが外部記憶装置３０から読み出
されて書き込まれる。この基準テーブルは、試験テーブ
ルと同一形式となっている。 不良接続検出部２６ｅは、これら試験テーブルと基準テ
ーブルとを比較して、不良接続部を検出し、その結果を
外部記憶装置３１及びプリンタ３２に出力する。 次に、コンピュータ２６のソフトウェア構成の詳細を第
３図に基づいて説明する。なお、以下の説明においては
、試験テーブル記憶部２６ｃのアドレスをＡで表し、ア
ドレスへの記憶内容を（Ａ）で表す。 （５０）最初に、試験テーブル記憶部２６ｃの各（Ａ）
に初期値“ＦＦＦＦ”を代入し、また、アドレス八を０
とする。 （５１）（Ａ）＝“ＦＦＦＦ”であれば、（５２）端子
ＴＡにＬレベルを供給し、（５３）デコーダ２３ＢにＳ
＝Ｏを供給して、ゲートマトリックス２７から端子接続
データを読み込む。 （５４）このデータにＬレベルが含まれておれば、 （５５）すなわち、ネット番号Ｂの端子ＴＥがＬレベル
であれば、（Ｂ）に値へを代入する。例えば第２図にお
いて、端子ＴＯと端子Ｔ２が配線１１で接続されている
場合、端子ＴＯにＬレベルの信号を供給すると、端子Ｔ
Ｏと端子Ｔ２がＬレベルになり、アドレス０．２の記憶
内容が０にされる。 （５６）上記ステップ５３〜５５の処理を９＝１〜ｍに
ついて行う。 （５７）次に、Ａの値をインクリメントし、（５８）Ａ
≦Ｎであればステップ５１へ戻って上記処理を繰り返す
。ステップ５５での処理により、ステップ５１で（Ａ）
≠“ＦＦＦＦ″となれば、ステップ５７へ進む。このよ
うにして、第４図（Ａ）に示すような試験テーブルが試
験テーブル記憶部２６ｃに作成される。 Ａ＞Ｎとなれば、 （５９）試験テーブルを基準テーブルと比較して不良接
続を判定し、その結果を出力する。両テーブルが例えば
第４図に示すような場合には、Ａ＝４〜７の内容が不一
致であるので、第５図（Ａ）に示すような不良端子マツ
プが作成される。 このマツプは各Ａの値に１ビツトのデータが対応したフ
ラグＦＯ〜Ｆ７のマツプであり、一致の場合には０、不
一致の場合にはｌが代入される。 次に、不良接続明細テーブルを第６１！ｌに示す如く作
成する。すなわち、フラグＦ４に対応して、誤った値０
と正しい値４を書き込み、フラグの内容が１のネット番
号に０があればこれを４にする。 第４図ではこれに相当するものはない。 次に、フラグＦ５に対応する誤ったネット番号５と正し
いネット番号４とを明細テーブルに書き込む。また、フ
ラグが１となっているネット番号５の値を４に変更する
。すなわち、第４図（Ａ）においてアドレスＡ＝６．７
の内容を４に変更する。これに伴い、フラグＦ６、Ｆ７
を０にする。 これにより、不良端子マツプは第５図（Ｂ）に示す如く
なる。 こ１の不良端子マツプと第６図に示す不良接続明細テー
ブルとを見ることにより、どの端子の接続が不良でどの
ように接続を変更すれば良いかが判る。
以上説明した如く、本発明に係る配線検査装置では、端
子Ｔｉに信号を供給したときにこの信号が伝達された他
の全ての端子に、端子Ｔｉと同一のネット番号を付し、
連続する端子番号と試験テーブル記憶手段の連続するア
ドレスとを１対１に対応させてネット番号を試験テーブ
ル記憶手段に格納するように構成しているので、試験テ
ーブル及びこれに対応した基準テーブルが必要とする記
憶容量を従来の半分にすることができ、また、この試験
テーブルから、ある端子がどの端子に接続されているか
を容易に知ることができ、以上のことから、処理が容易
になり、ソフトウェア構成が簡単になるとともに、高速
処理が可能となるという優れた効果を奏し、配線検査装
置のコスト低減に寄与するところが大きい。
子Ｔｉに信号を供給したときにこの信号が伝達された他
の全ての端子に、端子Ｔｉと同一のネット番号を付し、
連続する端子番号と試験テーブル記憶手段の連続するア
ドレスとを１対１に対応させてネット番号を試験テーブ
ル記憶手段に格納するように構成しているので、試験テ
ーブル及びこれに対応した基準テーブルが必要とする記
憶容量を従来の半分にすることができ、また、この試験
テーブルから、ある端子がどの端子に接続されているか
を容易に知ることができ、以上のことから、処理が容易
になり、ソフトウェア構成が簡単になるとともに、高速
処理が可能となるという優れた効果を奏し、配線検査装
置のコスト低減に寄与するところが大きい。
第１図は本発明に係る配線検査装置の原理構成を示すブ
ロック図である。 第２図乃至第６図は本発明の一実施例に係り、第２図は
配線検査装置の構成を示すブロック図、第３図は配線検
査手順を示すフローチャート、第４図（Ａ）及び（Ｂ）
はそれぞれ第３図に示す試験テーブル記憶部２６ｃ及び
基準テーブル記憶部２６ｄに格納されるテーブル、 第５図（Ａ）及び（Ｂ）は不良端子マツプ、第６図は不
良接続明細テーブルである。 第７図は従来技術の問題点を説明するための、メモリに
格納される試験テーブルである。 図中、 １０はバックパネル １１は配線 ＴＯ−ＴＮは端子 ２０は配線検査装置 ２１．２７はゲートマトリックス ２２１〜２２ｍ、２８１〜２８ｍは選択線２３Ａ、２３
Ｂ、２５はデコーダ ２６はコンピュータ 発明の原理構成 第１図 第３図 （Ａ）試験テーブル （Ｂ）基準テーブル 記憶部に格納されるテーブル 第４図 不良端子マツプ 第５図 第６図
ロック図である。 第２図乃至第６図は本発明の一実施例に係り、第２図は
配線検査装置の構成を示すブロック図、第３図は配線検
査手順を示すフローチャート、第４図（Ａ）及び（Ｂ）
はそれぞれ第３図に示す試験テーブル記憶部２６ｃ及び
基準テーブル記憶部２６ｄに格納されるテーブル、 第５図（Ａ）及び（Ｂ）は不良端子マツプ、第６図は不
良接続明細テーブルである。 第７図は従来技術の問題点を説明するための、メモリに
格納される試験テーブルである。 図中、 １０はバックパネル １１は配線 ＴＯ−ＴＮは端子 ２０は配線検査装置 ２１．２７はゲートマトリックス ２２１〜２２ｍ、２８１〜２８ｍは選択線２３Ａ、２３
Ｂ、２５はデコーダ ２６はコンピュータ 発明の原理構成 第１図 第３図 （Ａ）試験テーブル （Ｂ）基準テーブル 記憶部に格納されるテーブル 第４図 不良端子マツプ 第５図 第６図
Claims (1)
- 【特許請求の範囲】 端子間が接続された検査対象（２）の該端子の一つに信
号を供給し、該信号が他の該端子に伝達されたかどうか
を調べるために他の端子の全てから端子接続データを読
出し、該信号が供給される該一つの端子を走査させる端
子接続データ取得手段（１）と、 試験テーブル記憶手段（３）と、 該端子の一つに該信号を供給したときに該信号が伝達さ
れた他の全ての端子に、該一つの端子と同一のネット番
号を付し、連続する端子番号と該試験テーブル記憶手段
の連続するアドレスとを１対１に対応させて該ネット番
号を該試験テーブル記憶手段に格納することにより試験
テーブルを作成する試験テーブル作成手段（４）と、 良品についての端子接続データが該試験テーブルと同一
形式で、基準テーブルとして格納される基準テーブル記
憶手段（５）と、 該試験テーブルと該基準テーブルとを比較して不良接続
部を検出する不良接続検出手段（６）と、を有すること
を特徴とする配線検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292591A JPH03152482A (ja) | 1989-11-10 | 1989-11-10 | 配線検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292591A JPH03152482A (ja) | 1989-11-10 | 1989-11-10 | 配線検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152482A true JPH03152482A (ja) | 1991-06-28 |
Family
ID=17783762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292591A Pending JPH03152482A (ja) | 1989-11-10 | 1989-11-10 | 配線検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03152482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011038934A (ja) * | 2009-08-12 | 2011-02-24 | Fujitsu Ltd | バックプレーン試験システム、バックプレーン試験ボード |
| JP2017207313A (ja) * | 2016-05-17 | 2017-11-24 | 株式会社中電工 | 結線確認試験器及び結線確認試験方法 |
-
1989
- 1989-11-10 JP JP1292591A patent/JPH03152482A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011038934A (ja) * | 2009-08-12 | 2011-02-24 | Fujitsu Ltd | バックプレーン試験システム、バックプレーン試験ボード |
| JP2017207313A (ja) * | 2016-05-17 | 2017-11-24 | 株式会社中電工 | 結線確認試験器及び結線確認試験方法 |
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