JPH03154293A

JPH03154293A - 半導体装置

Info

Publication number: JPH03154293A
Application number: JP1292991A
Authority: JP
Inventors: Takayuki Harima; 播磨　高之; Makoto Segawa; 瀬川　真
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-11-10
Filing date: 1989-11-10
Publication date: 1991-07-02
Anticipated expiration: 2013-09-03
Also published as: US5440512A; KR940007724B1; KR910010507A; JP2793296B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体装置に関し、特に半導体メモリに適用
して好適な半導体装置に関する。

（従来の技術）半導体メモリなどの半導体集積回路からデータを出力す
る場合、出力負荷を高速で充電または放電して電位を確
定させる必要がある。しかし、出力側の負荷容量の高速
充放電は、瞬間的な過大負荷電流により電Ｒ電圧や接地
電位のしよう乱を招く。そして、高速性を確保しようと
すれば、それに応じてこの電圧のじょう乱は大きくなる
。この電圧のじょう乱は、充放電に伴って流れる充放電
電流！に基づ＜ｄｉ／ｄｔと、充放電電流Ｉが流れる系
に寄生するインダクタ分りとの積である、Ｌｄｉ／ｄｔ
によりほとんど決められる。

第４図は、従来の半導体装置の回路構成図である。同図
において、点線で囲んだ部分がメモリチップ部ＭＣを示
す。同図において、Ｔ１はメモリチップ部にｉ！！原電
位を与えるための電源電圧端子、Ｔ２は接地電位を与え
るための接地電圧端子、Ｔ３はデータ出力を行なうデー
タ出力端子、Ｔ４はアドレス入力を行なうアドレス入力
端子である。

電源電圧端子Ｔ　と接地電圧端子Ｔ２には、電源電圧供
給直流電源１１１から直流電力が供給される。直流電源
１１１には安定化容量１１２が設けられている。その容
量１１２が電源のノイズを吸収する。アドレス入力端子
Ｔ４からのアドレス信号は、図示しないアドレス入力回
路を経て、メモリセルの読み出しに用いられる。メモリ
セルからは、出力駆動データ信号ｄと出力駆動データ信
号Ｊが出力される。それらのデータ信号ｄ、１は、それ
ぞれ、ルーベル出カドランシスター１と０レベル出カド
ランシスター２のゲートに入力される。

ルーベル出カドランシスター１と０レベル出カドランシ
スター２の接続中点は、メモリチップ部ＭＣのデータ出
力端子Ｔ３に接続される。

直流電源１１１の正極と電源電圧端子Ｔ１の間には、集
積回路外部寄生インダクタ分１６と集積回路外部寄生抵
抗１３の直列回路が存在する。また、直流電源１１１の
負極と接地電圧端子Ｔ２の間には、集積回路外部寄生イ
ンダクタ分１７と集積回路外部寄生抵抗１４の直列回路
が存在する。

また、メモリチップ部ＭＣの内部には、電源電圧端子Ｔ
　と接地電圧端子Ｔ２の間に、集積回路内部端子間容量
１９が存在する。更に、データ出力端子Ｔ３の出力側に
は、負荷容量１１０と直列に集積回路外部寄生インダク
タ分１８と集積回路外部寄生抵抗１５とが存在する。

以上のような構成において、データ出力端子Ｔ３からの
データ“０”の出力は以下のようにして行われる。即ち
、出力駆動データ信号ｉを高レベルにすることにより、
０レベル出力トランジスタ１２が導通する。これにより
、データ出力端子Ｔ３を介して、負荷容ｆｆ１１１０中
の電荷が系■により放電する。これにより、レベルが確
定してデータ“０“が出力される。この場合、負荷容量
１１０の放電に伴う放電電流１ｄと、系Ｉに寄生する外
部寄生抵抗１４．１５ならびに外部寄生インダクタ分１
７．１８とにより、接地電圧端子Ｔ２にノイズが生じる
。一方、メモリチップ内部の容量１９を介して系■にも
電流が流れる。これにより、外部寄生抵抗１３、外部寄
生インダクタ分１６により電源電圧端子Ｔ１にもノイズ
が生じる。

この一連の動作を示したのが第５図の波形図である。同
図においては、縦軸に電圧（ＶＯＷ）を、横軸に時間（
１）をとっている。同図には、電源電圧端子Ｔ　１接地
電圧端子Ｔ２、データ出力端子Ｔ３のそれぞれの電圧レ
ベルの変化を示している。

この第５図から明らかなように、データ出力端子Ｔ３の
レベルが高レベルから低レベルに移行するのに伴って、
電源電圧端子Ｔ１、接地電圧端子Ｔ２に大きなノイズを
発生している。

一方、データ出力端子Ｔ３からのデータ“１″の出力は
以下のようにして行われる。即ち、第６図かられかるよ
うに、出力駆動データ信号ｄを高レベルにすることによ
り、ルベル出力トランジスタ１１が導通する。これによ
り、データ出力端子Ｔ３を介して、負荷容量１１０が系
■により充電される。これにより、レベルが確定されて
、データ“１“が出力される。この場合、負荷容量１１
０の充電に伴う充電電流Ｉｃと、系■に寄生する外部寄
生抵抗１３．１５ならびに外部寄生インダクタ分１６．
１８により、電源電圧端子Ｔ１にノイズが生じる。一方
、メモリチップ内部の容ｊ１１９を介して系■にも電流
が流れる。これにより、外部寄生抵抗１４、外部寄生イ
ンダクタ分１７により接地電圧端子Ｔ２にもノイズが生
じる。

この一連の動作を示したのが第７図の波形図である。同
図においては、縦軸に電圧（ｖｏｌｔ）を、横軸に時間
（１）をとっている。同図には、電源電圧端子Ｔ１、接
地電圧端子Ｔ２、データ出力端子Ｔ３のそれぞれの電圧
レベルの変化を示している。

この第７図から明らかなように、データ出力端子Ｔ３の
レベルが低レベルから高レベルに移行するのに伴って、
電源電圧端子Ｔ１、接地電圧端子Ｔ２に大きなノイズが
発生する。

（発明が解決しようとする課題）データ出力端子Ｔ３を複数個有する半導体メモリチップ
等においては、これらの出力端子Ｔ３が一斉にデータ“
０゛を出力したり、データ“１”を出力するような場合
には、電源電圧端子Ｔ１や接地電圧端子Ｔ２に発生する
ノイズはより顕著になる。そして、電源電圧端子Ｔ１、
接地電圧端子Ｔ２に生ずるノイズによりアドレス入力端
子Ｔ４には相対的にノイズが生じることになる。これら
のノイズにより誤動作を生じたり、出力データの遅れを
招くなどの問題がある。一方、電源電圧端子Ｔ１や接地
電圧端子Ｔ２のノイズを低減するためには、負荷容量の
充放電電流を小さくすればよい。そのためには、ルベル
出力トランジスタ１１や０レベル出力トランジスタ１２
の駆動能力を小さくする、つまりＭＯＳ）ランジスタの
チャンネル幅を小さくする必要がある。ところが、出力
トランジスタの駆動能力を制限することは、データアク
セスの遅延を招くことになる。そのため、トランジスタ
の能力の制限は、メモリの高速アクセス性の確保という
点から見た場合には、大きな障害となる。以上のように
、従来の半導体装置では、電源および接地電位の電圧の
しよう乱を十分に抑制することは難しく、また負荷電流
を抑制してこれを低減したとしても、新たにアクセス時
間の冗長化という問題が生じてしまう。

本発明は、上記に鑑みてなされたもので、その目的は、
データアクセスの高速性を損なうことなく、電源や接地
電位に発生するノイズを抑制し得る半導体装置を提供す
ることにある。

〔発明の構成〕

（課題を解決するための手段）本発明の第１の半導体装置は、アドレス入力がアドレス
入力回路に入力されることによりメモリセル群中のメモ
リセルが選択され、その選択されたメモリセルが出力す
るデータを出力回路から外部に出力する半導体装置にお
いて、前記出力回路は、前記選択されたメモリセルが出
力するデータに基づいて、真値データと偽値データとを
それぞれ同じタイミングで出力する、一対の出力端子を
有するものとして構成される。

本発明の第２の半導体装置は、前記第１の半導体装置に
おいて、前記アドレス入力回路は、前記アドレス入力と
して真値アドレスと偽値アドレスが同じタイミングで入
力される一対の入力端子を有するものとして構成される
。

本発明の第３の半導体装置は、前記第２の半導体装置に
おいて、前記一対の入力端子の複数組によって構成され
る入力端子群と、前記一対の出力端子の複数組によって
構成される出力端子群とを有し、前記入力端子群へのア
ドレス入力と前記出力端子群からの出力はそれぞれ同一
のタイミングで行われるものとして構成される。

（作　用）選択されたメモリセルからの出力データに基づいて、出
力回路は真値データと偽値データとを一対の出力端子か
らそれぞれ同じタイミングで出力する。このため、真値
データの出力と偽値データの出力に応じて電源及び接地
電位に生じるノイズが打ち消し合って、実質上ノイズが
生じなくなる。

このため、たとえアクセスを早くしても、電源及び接地
電位に生じるノイズによってデータ読み出しが遅延する
等の事態は防がれる。

また、アドレス入力として真値アドレスと偽値アドレス
が同じタイミングでアドレス入力回路の一対の入力端子
に入力される。このため、前記出力回路から真値データ
と偽値データが出力されることと相俟って、アドレス入
力にノイズがのることはない。これにより、アドレスア
クセスの誤動作が防がれ、アクセスが高速化される。こ
れにょっでも、データの読み出しの高速化が行われる。

さらに、一対の入力端子の複数のもの及び一対の出力端
子の複数のものにおいても、同じタイミングでアドレス
入力及びデータ出力が行われる。

これにより、いわゆる高速アクセスが達成される。

（実施例）以下、図面を参照しながら本発明の詳細な説明する。

第１図は本発明の一実施例に係る半導体装置の回路図で
ある。同図において、第４図と同等の構成要素には、第
４図と同一の符号を付している。

第１図において、点線に囲まれた部分がメモリチップ部
ＭＣである。真値アドレス入力端子”４ａと偽値アドレ
ス入力端子Ｔ４ｂからはそれぞれ真値と偽値のアドレス
が入力され、アドレス入力回路ＡＢを通じてメモリセル
のアクセスに用いられる。

メモリセルから読み出されたデータは、出力駆動データ
信号ｄと出力駆動データ信号Ｊとしてデータ出力部に与
えられる。即ち、データ信号ｄは、ルベル出力トランジ
スタｌｌａと０レベル出力トランジスタ１２ｂのゲート
に入力される。出力駆動データ信号ｉは、０レベル出力
トランジスタ１２ａとルベル出力トランジスタ１１ｂの
ゲートに入力される。出力トランジスタｌｌａとトラン
ジスタ１２ａの接続中点は、真値データ出力端子”３ａ
に接続されているトランジスタｌｌｂとトランジスタ１
２ｂの接続中点は、データ出力端子”３ｂに接続されて
いる。なお、データ出力端子Ｔ　には、負荷容量１１０
ａと、集積口路外部寄ａ主抵抗１５ａと、集積回路外部寄生インダクタ分１８ａ
との直列回路が接続される。一方、データ出力端子Ｔ３
．には、負荷容ｆｆｉ　１１０　ｂと、集積回路外部寄
生抵抗１５ｂと、集積回路外部寄生インダクタ分１８ｂ
との直列回路が接続される。

第３図は、第１図のアドレス入力回路ＡＢの詳細例を示
す回路図である。同図に示すように、真値アドレス入力
端子Ｔ４ａから入力された真値アドレスＡと、偽値アド
レス入力端子”４ｂから入力された偽値アドレスＡは、
差動増幅回路段Ｃ１に与えられる。そして、差動増幅回
路段Ｃ１からの２つの出力のうちの一方はインバータ回
路Ｃ２゜Ｃ４を経て内部アドレス信号Ａ。に変換される
。

前記２つの出力のうちの他方は、インバータ回路Ｃ３，
Ｃ５を経て内部アドレス信号Ａ。に変換される。これら
の内部アドレス信号Ａ。、Ａｏはメモリセルに与えられ
る。その結果、メモリセルからは、出力駆動データ信号
ｄ、Ｊが読み出される。

以上のような構成において、次にその動作を説明する。

先ず、第１図の出力端子”３ａからのデータ“０゜の出
力は以下のようにして行われる。まず出力駆動データ信
号ｄが低レベルになり“１”レベル出力トランジスタ１
１ａと０レベル出力トランジスタ１２ｂは非導通状態と
なり、その後、即ち、出力駆動データ信号Ｊを高レベル
にすることにより、０レベル出力トランジスタ１２ａが
導通する。その結果、負荷容ｊｉｌｌｏａは真値データ
出力端子”３ａから０レベル出力トランジスタ１２ａを
介して放電される。これにより、出力端子Ｔａａ側の出
力レベルがデータ“０”へ確定する。この場合の放電は
１．第１図の系Ｉを通じて行なわれる。負荷容にＬ１１
０ａの放電に伴う放電電流■６□と、外部寄生抵抗１４
，１５ａならびに外部寄生インダクタ分１７．１８ａと
により、接地電圧端子Ｔ２にノイズが生じる。一方、容
量１９を介して系Ｈにも電流が流れる。この電流Ｉｄ２
と、外部寄生抵抗１３、外部寄生インダクタ分１６とに
より電源電圧端子Ｔ１にもノイズが生じる。このような
電源電圧端子Ｔ　と接地電圧端子Ｔ２とに発生するノイ
ズは、第２図（Ａ）に示される。

一方、出力駆動データ信号ｉが高レベルになることによ
り、ルベル出力トランジスタｌｌｂも導通する。これに
より、トランジスタ１１ｂ１出力端子Ｔ３ｂを介して負
荷容量１１０ｂが充電される。これにより、出力端子Ｔ
ａｂの出力レベルがデータ“１”となる。この場合の充
電電流Ｉｃは第１図の系■に流れる。この充電電流Ｉｃ
と、系■に寄生する外部寄生抵抗１３，１５ｂならびに
外部寄生インダクタ分１６，１８ｂとにより、電源電圧
端子Ｔ１にノイズを生じる。一方、容量１９を介して系
■にも電流ｒｅが流れる。この電流Ｉｅと、外部寄生抵
抗１４、外部寄生インダクタ分１７とにより接地電圧端
子Ｔ２にもノイズが生じる。このノイズは第２図（Ｂ）
に示される。

上記出力端子Ｔ３ａへのデータ“０°の出力と出力端子
Ｔ３ｂへのデータ“１°の出力とが同時に行われる。こ
のため、第１図の系Ｉと系■の電流は互いに相殺し合う
。また、系■と系■の電流も相殺し合う。このため、外
部寄生インダクタ分１６゜１７および外部寄生抵抗１３
．１５に流れる電流の変化ｆｆ１ｄｉ／ｄｔが小さくな
る。これにより、電源電圧端子Ｔ　と接地電圧端子Ｔ２
に発生するノイズは、第２図（Ｃ）に示すように、はと
んどなくなる。

一方、真値データ出力端子Ｔ３ａへのデータ“１”の出
力は以下のようにして行われる。まず出力駆動データ信
号１が低レベルになり“１°レベル出力トランジスタｌ
ｌｂと０レベル出力トランジスタ１２ａは非導通状態と
なり、その後、即ち、出力駆動データ信号ｄを高レベル
にすることにより、ルベル出力トランジスタｌｌａが導
通ずる。これにより、そのトランジスタｌｌａ及び真値
データ出力端子”３ａを介して負荷容ｔＬ１１０　ａが
充電される。これにより、出力端子Ｔ３ａの出力レベル
がデータ“１”に確定する。この場合、０レベル出力ト
ランジスタ１２ｂも同時に導通する。このため、負荷容
ｆｆ１ｌｌＯｂは出力端子”３ｂ及びトランジスタ１２
ｂを介して放電される。これにより、出力端子”３ｂの
出力レベルがデータ“Ｏｍとなる。

従って、この場合も端子”３ａへデータ“０″を出力さ
せる場合と同様に、電源電圧端子Ｔ１と接地電圧端子Ｔ
２に発生するノイズは、負荷容量１１０ａの充電電流と
負荷容ｊｉｉ　１１０　ｂの放電電流に伴う相殺効果に
より、大幅に低減される。

以上のように、２つのデータ出力端子”３ａ’Ｔａｂか
らそれぞれ真値データと偽値データを同時に出力させる
ようにしたので、電源及び接地電位端子に発生するノイ
ズを相殺し、ノイズレベルを大幅に低減することができ
る。このため、ルベル出力トランジスタｌｌａ、Ｏレベ
ル出力トランジスタ１２ａ並びにルベル出力トランジス
タ１１ｂ、０レベル出力トランジスタ１２ｂの駆動能力
を高めることが可能であり、メモリの高速アクセスを容
易に実現することができる。

また、第３図に示すように、真値アドレス信号と偽値ア
ドレス信号を差動増幅回路Ｃ１を有するアドレス入力回
路ＡＢで受けるようにしたので、データ出力時にチップ
電源端子に生じるノイズによる相対的なアドレスノイズ
を、結果的に真値アドレス信号および偽値アドレス信号
に対して同相とすることができる。このため、耐ノイズ
性を更に高めることが可能となり、アドレスの誤動作並
びに出力の遅れを大幅に低減することができる。

これによっても、メモリの高速化を図ることができる。

以上述べたように、本発明の実施例によれば、メモリ回
路等の半導体装置において、出力口路の負荷容量の充放
電に伴う電源及び接地電位に発生するノイズを、２つの
負荷容量の一方を充電させ、他方を放電させるようにし
て相殺するようにしたので、出力回路の負荷の駆動能力
を高め、アクセスの高速化を図ることができる。

また、真値のみデータを出力するメモリ等の半導体装置
では偽値データが必要な時、上記装置外部に回路を設け
なければならず、また偽データの出力は、上記回路の応
答時間を経過した後に、出力される。

これに対し、本発明の実施例では、上記装置外部回路を
設けることなく、また偽データを真データと同一のタイ
ミングによって得ることができる。

〔発明の効果〕

本発明によれば、出力回路から真値データと偽値データ
を同じタイミングで出力するようにしたので、データ出
力に伴う電源及び接地電位に生じるノイズを相殺して、
高速アクセスを実現することができる。さらに、アドレ
ス入力として真値アドレスと偽値アドレスを同じタイミ
ングで入力するようにしたので、前記電源及び接地電位
に生じるノイズの影響を受けることなく、高速でメモリ
アクセスを実行することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体装置の回路図、
第２図（Ａ）、（Ｂ）、（Ｃ）は第１図の動作を説明す
るための波形図、第３図は第１図の構成のアドレス入力
回路の詳細な構成を示す回路図、第４図は従来の半導体
回路装置の回路図、第５図は第４図の回路の動作を説明
するための波形図、第６図は第４図で電流の他の系を示
す回路図、第７図は第６図の系で電流が流れた場合の動
作を説明するための波形図である。１１、　１１　ａ、　　１　ｌ　ｂ・・・ルベル出力ト
ランジスタ、１２．１２ａ、１２ｂ・・・０レベル出力
トランジスタ、１３，１４，１５，１５ａ、　　１５ｂ
−・・集積回路外部寄生抵抗、１６，１７．１８゜１８
ａ、１８ｂ・・・集積回路外部寄生インダクタ分、１１
２・・・安定化容量、１９・・・集積回路内部端子Ｔ　
　−Ｔ　　間容量、Ｔ１・・・電源電圧端子Ｔ１、２Ｔ２・・・接地電圧端子Ｔ２、Ｔ３・・・データ出力端
子”３　’　Ｔ３ａ・・・真値データ出力端子Ｔ３ａ、
Ｔ４・・・アドレス入力端子”４、Ｔ４ａ・・・真値ア
ドレス入力端子Ｔ４ａ’　”４ｂ・・・偽値アドレス入
力端子。

Claims

【特許請求の範囲】１、アドレス入力がアドレス入力回路に入力されること
によりメモリセル群中のメモリセルが選択され、その選
択されたメモリセルが出力するデータを出力回路から外
部に出力する半導体装置において、前記出力回路は、前記選択されたメモリセルが出力する
データに基づいて、真値データと偽値データとをそれぞ
れ同じタイミングで出力する、一対の出力端子を有する
ことを特徴とする半導体装置。２、前記アドレス入力回路は、前記アドレス入力として
真値アドレスと偽値アドレスが同じタイミングで入力さ
れる一対の入力端子を有することを特徴とする請求項１
記載の半導体装置。３、前記一対の入力端子の複数組によって構成される入
力端子群と、前記一対の出力端子の複数組によって構成
される出力端子群とを有し、前記入力端子群へのアドレ
ス入力と前記出力端子群からの出力はそれぞれ同一のタ
イミングで行われることを特徴とする請求項２記載の半
導体装置。