JPH03155168A - メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 狡盪公立 本発明は一般的に半導体メモリセル、より具体的にはプ
ログラム可能で消去可能なフローティングゲート構造を
含む不揮発性メモリセルに係る。

本光皿至宜景 不揮発性の二値の形で情報を蓄えるため、各種の金属−
酸化物一半導体（ＭＯＳ）デバイスが開発されてきた。

不揮発性ＭＯ３蓄積デバイスのよく知られた形の１つは
、能動基板上の絶縁性又はフローティングゲートを用い
る。荷電キャリヤが各種の構造及び“書き込み”及び“
消去”動作中の機構により、フローティングゲートに輸
送されたり、それから輸送されたりする。フローティン
グゲート上の電荷の有無を感じとり、次に“読み＝動作
中“１”又は“０”と解釈される。

初期の（そしてよく知られた）不揮発性ＭＯＳメモリは
、メモリセルを消去するため、典型的な場合紫外光であ
る放射を印加することを用いた。

しかし、比較的最近は、電気的に消去できるデバイスに
中心がある。

ある種の不揮発性セルは、フローティングゲートから能
動基板へ電荷を転送させることにより、消去する。別の
設計では、消去するために、第３のゲートをつけ加える
。電荷はフローティングゲートから“消去”ゲートと呼
ばれる第３のゲートに転送される。“フラッシュ”ＥＥ
ＰＲＯＭは電気的に消去可能で、プログラム可能なＲＯ
Ｍで、その中のすべて又はほとんど全てのセルは、同時
に消去できる。

しかし、不揮発性メモリデバイスの設計者が直面する各
種の問題が残っている。最も一般的な目標は、小さなセ
ルサイズを実現することである。

典型的な標準的ＭＯ３）ランジスタ及び各種のダイナミ
ックランダムアクセスメモリセルに比較しても、不揮発
性セルはかなり大きい。各種の理由により、不揮発性セ
ルは半導体プロセスの線幅及びパターン寸法が減少する
ようには、常に容易に縮小することはできない。

より高密度のメモリチップを探究する設計者は、各種の
コンパクトなアレイの設計も開発してきた。

アレイ設計の現在の傾向は、“仮想接地”アレイを使用
する方向である。仮想接地アレイは局部的に“非接触”
に作ってもよい、接合それ自身は埋込みビットラインの
働きをするため、ソース／ドレイン接合上に空間を消費
する窓を生成させる必要はない。

しかし、もしそれらの中にある種のビットパターンが蓄
積される（１パタ一ン感度”とよばれる現象）なら、仮
想接地アレイは予想できない動作を示し、もし１つのビ
ットラインを基板又は任意の他の信号線に蓄積させる（
“故障伝播”とよばれる現象）べきならば、アレイ全体
が役に立たなくなる可能性がある。従って、仮想接地形
アレイがますます一般的になるにつれ、その非接触の特
徴にもかかわらず、各種の不利益を発生させ、それは信
転性と歩留りに影響を与える可能性がある。

メモリデバイスの開発に関係している人は、たえずより
小さな、より空間効率のよいセル設計を探究してきた。

そのセルはビットライン故障又はパターン感度の影響を
受けない信頼性のあるアレイ中に組込れる可能性がある
。

本光凱皇翌Ｗ 本発明はたとえばゲートを制御、フローティング及び消
去する電流を制御するための手段を有するメモリデバイ
スを特徴とする。デバイスの１つの接合領域は比較的厚
い酸化物下の基板中に“埋込まれ”、一方他の接合は基
板表面に到達する。

表面に到達する表面は、上の誘電体中の開孔を通して、
必要なら接触を作ることができる。基本的なメモリセル
は小さく、コンパクトな非−仮想一接地一形アレイ中に
組込むことができる。各種の利点、特に本発明のデバイ
スから得られる高速動作及び回路の両立性は、以下のパ
ラグラフで詳細に述べる。

■狙星に述 以下のパラグラフでは最初に本発明の物理的な構造と一
般的にそれがいかに製作されるかを述べる。次に、デバ
イスの動作（すなわち、読み出し、書き込み及び消去）
について述べる。次に、回路アレイ中の本発明の動作に
ついて述べる。

第１図は本発明に従う典型的なデバイス対の断面図であ
る。参照数字９は基板をさし、それはここでの議論のた
め、ｐ形と仮定する。ｎ形基板も用いてよいが、その場
合はもちろん各種埋込み領域のドーピングと以下のパラ
グラフで議論すべきすべての接合領域は、ｎからｐへ、
またその逆に変えなければならない。参照数字１５は埋
込みｎ＋領領域さし、一方参照数字１７及び１７’　は
ｐ＋領領域さす。（“埋込みｎ１酸化物”とよばれる）
厚い酸化物領域１３が領域１５の上にある。第４０−７
６図は埋込みｎ４酸化物領域１３が、埋込みｎ゛領域１
５及びｐ″領域１７及び１７°　とともに、いかに製作
されるかを示す。

第４図を参照すると、製作の最初の工程中の半導体ウェ
ハの典型的な断面図を示す。参照数字１０１はパッド酸
化物をさし、参照数字１０３は当業者には周知の技術で
形成されたパターン形成された窒化物層をさす。パター
ン層１０３は開孔１０５を有する。パターン形成された
窒化物層１０３が形成された後、たとえばホウ素イオン
を用いたｐ形イオン注入が、開孔１０５を通して行われ
、埋込みｐ＋領域１０７が生成される。ｐ０イオン種が
注入された後、更にｐ゛種を拡散させるため、熱的なド
ライブインを行う。次に、第５図に示されるように、埋
込みｐ″領域を生成させるため、たとえばひ素を用いた
ｎ形イオンの第２のイオン注入が行われる。

ｎ゛及びｐ″領域の得られるパターンが第５図に示され
ており、参照数字１０７で示された埋込みｐ″領域は、
先に述べた熱的なドライブ−イン工程のため、埋込みｎ
″領域１０９より更に幾分横方向に延びている。

ｎ＋動物質注入された後、通常のプロセスにより、第６
図に示されるように、熱酸化物１３を開孔１０５中に形
成させる。第２図の上面図に示されたフィールド酸化物
１１を、同時に成長させてもよい。（従って、層１０３
及び１０１がパターン形成される後、それらはフィール
ド酸化物１１及び埋込みｎ゛酸化物１３の両方としてパ
ターン形成してよい。もちろん、その後のフィールド酸
化物成長用に設計された領域中の露出されたシリコンは
、上で述べたイオン注入工程から、レジストで遮蔽され
なければならない。）第６図中の埋込み領域の参照数字
は、第１図中の完全に形成された領域の参照数字に適合
するよう再調整されている。参照数字１０７は１７及び
１７′に変っており、参照数字１０９は１５に変ってい
る。

このように、第４−６図はすべて第１図に示された埋込
みｎ″頭域１５と埋込みｐ″領域１７及び１７′を伴っ
た埋込みｎ“酸化物１３がどのように形成されるかを示
している。示されたプロセスの最も望ましいプ、ロセス
は、埋込みｐ″領域１７及び１７°を形成するため、別
々のアスク工程は必要ないことである。埋込みｐ″領域
は、フローティングゲート２１及び２３まで、横方向に
延びてもよい。

酸化物領域１３（“埋込みｎ゛酸化物”）は、（それを
同様のプロセスで成長させるが）フィールド酸化物では
ない。酸化物領域１３は以下で説明するように、通常の
フィルド酸化物が２つのトランジスタを分離するように
、２つのトランジスタを分離する働きはしない。以下で
詳細に述べるように、埋込みｎ　＋　８１域１５は２つ
のトランジスタ状のセルが共有している。更に、酸化物
領域１３は構造２３．２５及び５９（第１図）を生成さ
せる以下で述べるプロセス工程の台となる。

（−船釣なエツチングと堆積を含む）そのようなプロセ
スは、薄い酸化物領域上では信頼性よく行えない。酸化
物領域１３の他の特徴及び利点は、後のパラグラフで述
べる。典型的な場合、酸化物領域１３の全厚は３０００
人であるが、１０００人ないし６０００人の範囲の厚さ
は許容できる。

第１図について続けると、層１０１及び１０３を除去し
た後、誘電体（好ましくはシリコン酸化物）層１９を堆
積させる。

次に、参照数字２１及び２３で示されるフローティング
ゲートが、ポリシリコンを堆積及びパターン形成するこ
とによって製作される。第７目−１１０図はフローティ
ングゲート２１及び２３を形成するのに含まれるいくつ
かの主要な製作工程を示す。第７図を参照すると、パタ
ーン形成されたポリシリコン層（２０１）（それは最終
的にはフローティングゲート２１及び２３になる）が埋
込みｎ１酸化物１３及び酸化物層１９上に堆積されてい
る。層２０１はそれが埋込みｎ゛酸化物１３上に延びる
ため、段差のあるプロフィルをもつ。

第８図において、酸化物層３１をポリシリコン層２０１
上に成長させる。次に、第２のポリシリコン層を堆積さ
せ、酸化物層を被覆し、その後酸化物２０及び２０５上
にそれぞれある制御ゲート２５及び２７を形成するため
、パターン形成される。ポリシリコン層２５及び２７を
形成した後、（層２０３及び２０５の）最上部に堆積さ
せ、スペーサ２０７及び２０９と開孔２１１を生成させ
るため、非等方的にエッチする。もし必要ならば、堆積
及びその後の２つの異なる形のガラスのエツチングによ
り、二重スペーサを形成してもよい。

第９図を参照すると、スペーサ２０７及び２０９により
規定された開孔２１１を通した非等方性エツチングによ
って、ポリシリコン層２０１は切断又は分離されている
ことがわかる。従って、第’７１！１−冨９図に示され
たスペーサ技術により、制御ゲート２５を有するフロー
ティングゲート２３及び制御ゲート２７有するフローテ
ィングゲート２１の自己整合が可能になる。

第１０図を参照すると、フローティングゲート２１及び
２３の表面４１及び４３を露出させるため、スペーサ２
０７及び２０９が幾分エッチバックされている。

もし、スペーサ２０７及び２０９が二重スペーサなら、
表面４１及び４３を露出させるため、外側のスペーサを
エッチ除去してもよい。内部スペーサを損うことなく、
外部スペーサを選択的に侵食するエッチプロセスを用い
てよい。

次に、制御ゲート２５及び２７上に、追加する酸化物層
（第１図中の５０）を形成する。追加する酸化物層はま
た、表面４５及び４７　（すなわちフローティングゲー
ト２１及び２３のそれぞれの側面）とともに、表面４１
及び４３も被覆する。

酸化物は表面４１及び４３中に凹凸を発生するように成
長させるのが好ましい。

次に、第１図を参照すると、窓５工及び５３がリソグラ
フィにより規定され、あけられている。

窓開口はシリコン基板９の裸の上部表面を露出さ−ｔ’
！。パターン形成されたポリシリコンは、構造５５．５
７及び５９を生成する。構造５９は後に詳細に動作につ
いて述べる消去ゲートである。構造５５及び５７は“ラ
ンディングバッド”とよばれる。第３のポリシリコン層
の堆積により、消去ゲート５９を形成し、同時にポリシ
リコンランディングパッド５５及び５７を形成するのが
便利であることに気がつくであろう。第１２図を調べる
とわかるように、ランディングパッド５５及び５７は花
びん状をしており、一方消去ゲート５９は長い水鉢を幾
分思い出させる形をもつ。特に、ランディングバッドは
最初の窓の寸法を越えて横に延びる突起８１及び８３を
有する。

窓５１及び５３があけられた後、イオン注入により、接
合領域６１及び６３を形成してもよく、当業者には周知
の技術により、ポリシリコンランディングパッド５５及
び５７からドーパント物質を拡散させることにより、形
成してもよい。

次に、不活性化誘電体層７１を堆積させる。

本発明のデバイスの製作の次の工程には、誘電体７１中
に窓７３及び７５をあけることと、金属層７６を全面に
堆積させ、パターン形成すること（それにより、論議す
べきアレイ中の列の線が形成される）。

次に、金属線７６上に、誘電体層７７を堆積させる。

もし必要ならば、その後堆積させる金属層はパターン形
成し、開孔を通して制御ゲート２５及び２７と接触させ
てもよい。′ストランプ”とよばれる金属層は、デバイ
スの速度を高める。本発明のデバイスの製作の本質的な
詳細は、これを完了する。

第１目及び１２図を調べると、本発明のデバイスの２・
３の顕著な特徴が明らかになる。第１図の断面図は２つ
の裏面と裏面が向きあった（あるいは鏡像の）デバイス
を示すことに気がつくであろう（そして以下でより明ら
かになるであろう。）一方のデバイスはフローティング
ゲート２３及び制御ゲート２５を有する接合１５及び６
１をもつ。

他方のデバイスはフローティングゲート２１及び制御ゲ
ート２７を有する接合１５及び６３をもつ。

従って、埋込みｎ゛酸化物１３下の接合１５は、両方の
デバイスで共有している。更に、消去ゲート５９も両方
のデバイスで共有している。

第１２図は消去ゲート５９が複数の対のデバイス（すな
わち、すぐ下で述べるアレイ中の行の一対）を被覆する
ように延びていることを示している。同様に、制御ゲー
ト２５及び２７はデバイスの行全体を被覆するように延
びる。しかし、フローティングゲート２３及び２１は、
第２図中のダイヤグラムかられかるように、連続的には
延びない。■セル当り１個の別々のフローティングゲー
トがある。

第１２図を参照すると、各セル対はたとえば参照数字１
３又は１５で示されるポリシリコンのランディングパッ
ドを有することもわかる。各ランディングパッドは上部
突起８１又は８３を有し、それによってそれを通して金
属層７６が後に堆積される窓が、ある程度位置がずれる
ことが許される。

次のいくつかのバラグラフでは、本発明のデバイスの動
作について詳細に述べる。第１図を参照しながら、各セ
ルの読み出し、書き込み及び消去動作について述べる。

書き込み（又は“プログラミング）は以下のように実現
される。第１図は本質的に２つの裏面と裏面が向かいあ
った、あるいは鏡像のトランジスタを描いている。ここ
での議論は便宜上右側のトランジスタのセルに焦点をあ
てる。左側のトランジスタの動作は同様である。埋込み
ｎ１領域１５及び接合６１はドレイン／ソース領域と同
様であると考えるのが便利である。約１２−１５ボルト
が本発明のデバイスが配置されたアレイ（後に述べる）
のワード線に印加され、それは制御ゲート２５に接続さ
れている。埋込みｎ３領域１５は約８−１０ボルトで、
一方接地６１は接地されている。これらの条件下で、ホ
ットキャリヤ注入により、電子はフローティングゲート
２３中に注入される。埋込みｐ”ＧＩ域１７はホットキ
ャリヤ注入機構の効率を増す働きをする。埋込みｐ″領
域１７は接合６１及び埋込みｎ０領域１５間のチャネル
中に生じる空乏領域の大きさを本質的に減少させ、従っ
て横方向の電界を増加させる。横方向電界が高ければ高
いほどフローティングゲート２３中へのホットキャリヤ
注入が促進される。ここでフローティングゲート２３に
は電子が“装てん”され、領域１５及び６１間のセルト
ランジスタの闇値電圧は増加する。この闇値電圧の増加
は、その後検知され、“１”又は“０”と解釈される。

次に、セルを消去するための手段について述べる。消去
は本質的にフローティングゲート２３から電荷を除去す
ることから成る。高電圧が消去ゲート５９に印加される
。典型的な場合、印加される電圧は１２ないし２４ボル
トである。制御ゲート２５は接地され、一方領域１５及
び６１も接地される。電荷はフローティングゲート２３
から、フローティングゲート２３及び消去ゲート５９間
の酸化物を貫いてトンネルする。従って、制御ゲート２
３に蓄積された電荷は除去され、領域１５及び６１間の
トランジスタの闇値電圧はその最初の値に戻る。

次に、セルを読み出す方法について述べる。読み出しは
、フローティングゲート２３上の電荷の有無を検出する
操作である。制御ゲート２５に５ボルトが印加され、埋
込みｎ＋領域１５は接地される。もしフローティングゲ
ート２３上に電荷が蓄積されているなら、領域１５及び
６１間のトランジスタデバイスの闇値電圧は、５ボルト
より高くなり、セル中に電流は流れない。もしフローテ
ィングゲート２３上に電荷が蓄積されていないなら、セ
ルはターンオンし、後に述べる検知増幅器により、電流
が検知される。

第１図を調べると、消去ゲート５９は右側のトランジス
タを消去できるだけでなく、同時に左側のトランジスタ
も消去できる。

第３図は第１図に描かれた鏡像セルの対が、いかにメモ
リアレイ４００に組込まれるかを示す。

アレイ４００中の各セルの読み出し、書き込み及び消去
について、次に述べる。

第３図はトランジスタ対４０１．４０３，４０５及び４
０７を示す。セル対のそれぞれは、第１図に示されたも
のと同様の断面を有する。第３図中で用いた参照数字は
、各種回路のシンボルで示した要素と第１図に示された
適当なデバイスの物理的領域間の対応を暗示している。

たとえば、第１図中に示された消去ゲート５９は第３図
中に記号で示されており、第１図中に示された埋込みｎ
１領域は、第３図中にノード１５として記号で示されて
いる。その他同様である。たとえば、セル対４０１のノ
ード１５及び６１間にトランジスタに書き込むこと（す
なわちフローティングゲート２３上に電荷を堆積させる
こと）が望ましいと仮定する。制御ゲート２３は“ライ
ン”５２５　（これは実際には第１図中の断面図に示さ
れ、第１２図中では透視図で示されている。しがし、第
３図の回路ダイヤグラム中で用いるのに便利なように、
別々の参照数字が用いられている。）を通して、１２−
１５ボルトに上げられる。もちろん、対４０１のノード
１５及び６１間のセルのみをプログラムし、アレイ中の
他の全てのセルはプログラムしないことが望ましい。ノ
ード１５は約１０ボルトにセットされる。ノード６１は
金属ライン７６を通して接地される。このようにして、
（先に述べた）セル対４０１のノード１５及び６１間の
トランジスタのプログラム条件が得られる。従って、先
に述べたように、電荷はフローティングゲート２３上に
注入される。もちろん、アレイ中の他のセルは同時にプ
ログラムされないことが望ましい。たとえば、選択され
ない列中のトランジスタの制御ゲートは接地されている
から、選択されない列のプログラミングは防止される。

選択されない行のプログラミングは、選択されない列の
ライン７６゛には約１０ボルトのエネルギーが加わり、
接合１５とほぼ同じ電圧にあるから、選択されない列の
プログラミングは防止される。従って、プログラミング
の条件は対４０１のノード５１及び６１間のトランジス
タについてのみ得られることがわかる。

次に、消去について述べる。単に先に述べたように、消
去ゲート５９にエネルギーを加えるだけで、４０１，４
０３．４０５又は４０７のようなセル対を消去すること
により、消去は行われる。

このように、列対全部が１フラツシユ”のように消去さ
れる。もちろん必要ならば、アレイ全体を同時に消去し
ても封缶に消去してもよい。

次に読み出しについて述べる。たとえば接合１５及び６
１間のトランジスタを含む行のような選択された行の制
御ゲート２５は５ボルトにあげられ、一方非選択行の制
御は接地のまま保たれる。

ノード１５は接地される。先に述べたように、検知増幅
器３０１は接合１５及び６１間のトランジスタ中に流れ
る電流を検知し、もしフローティングゲート２３上に電
荷が蓄積されていないなら、電流は検知されない。選択
トランジスタ６０１及び６０３は検知増幅器３０１及び
３０３により読み出すべき列を選択し、それによってワ
ード全体が一度に読み出される。あるいは、もし必要な
ら、−度にビットラインのグループを読み出すのに、別
々の選択トランジスタを用いてもよい。

このように、これまで述べたことは、本発明の不揮発性
メモリ構造と、メモリデバイスを形成するため、それが
いかに組込れるかということである。以下のバラグラフ
で本発明の構造の２〜３の利点をあげる。

（消去ゲート５９と同じ工程で形成される）ポリシリコ
ンランディングパッド７３及び７５は、突起８１及び８
３を有する。突起８１及び８３は接合領域６１の範囲を
越えて外方向に延び、窓５１．５３の形成にある程度の
ずれが許容される。

従って、窓５１及び５３を生成させるために用いるマス
クが、接合６１及び６３に対してわずかにずれたとして
も、突起８１及び８３は金属層７６と接合６１及び６３
間に、それにもかかわらず有効な接触を可能にする。５
５及び５７のようなランディングパッドを用いることは
、これまで不運発性メモリセルでは知られていなかった
。

先の議論及び第１図から認識されるように、２つのトラ
ンジスタセルは、たとえば第１図中の参照数字５９のよ
うに、共通の消去ゲートを共有し、従ってより高いセル
の充てん密度が可能となる。

第７１１Ｅｌ−ＩＫ　１０図により示されたプロセスは
、自己整合フローティングゲート２３及び制御ゲート２
５を生成する。その結果、フローティングゲート及び制
御ゲート間に位置合せ誤差を生じる可能性がない。埋込
みｎ＋酸化物１３はフローティングゲート２３と制御ゲ
ート２５間の容量をフローティングゲート２３に付随し
た全容量で割った比である結合比を増す働きをする。改
善された結合比は、セルのプログラミング効率を増す。

メモリの設°計者がセルの大きさを減す方法を探すにつ
れ、彼らはコンタクトのない“仮想“接地を使用する傾
向をもつようになった。仮想接地アレイの利点は、各セ
ルに対する列コンタクトを必要としないということであ
る。列コンタクトは一般、に空間を消費し、必然的にセ
ルの大きさを増加させる。第１図に関連して述べたポリ
シリコンランディングパッド７３及び７５は、窓あけの
位置合せ誤差を許容することにより、セルの大きさを無
意味に増すことなく、各セルへの列コンタクトを可能に
する。より一般的なコンタクト構造は、それらが位置合
せ誤差に対するある程度の許容度を持たなければならな
いため、より多くの空間を占有する。このように、仮想
接地アレイに固有のある種の欠点はとり除かれる。仮想
接地の議論については、グラッサ（Ｇｌａｓｓｅｒ）ら
による“ＶＬＳ１回路の設計と解析”アディソン・ウニ
スリー出版（Ａｄｄｉｓｏｎ　Ｗｅｓｌｅｙ　Ｐｕｂｌ
ｉｓｈｉｎｇ）　　１９８５．３８〇−３８３頁に含ま
れている。仮想接地アレイに固有のいくつかの問題は、
第１１図を参照することにより説明される。この図は典
型的な従来技術の仮想接地アレイを示す。図は５つの列
と２つのワードラインを示す。仮想接地アレイが示す１
つの問題は、“パターン感度”とよばれる。読み出し中
、たとえば列２のような特定の列が充電されているか否
かは、付近のトランジスタの状態に依存する。たとえば
、第１１図中で７００と印されたノードにおける充電状
態は、ノード７００の左側のトランジスタの状態に依存
し、ノード７０１における充電状態は、７０１の右側の
セルの状態に依存する。従って、特定のセルの読み出し
速度は、アレイ全体に蓄積されたパターンに従って変る
。

パターン感度により生じる問題は、常に試験によって検
知される訳ではない。なぜなら、ある種のパターンのみ
が異常な結果を発生させ、それらはその後の使用中には
場合によっては起りうるにもかかわらず、試験中は起ら
ない可能性があるからである。この欠点は、本発明の設
計には存在しない。典型的な仮想接地アレイに伴う難点
は、“故障伝搬”とよばれる。たとえば、列２のような
任意の列が接地に短絡されているならば、２つの列間の
トランジスタ（又は一連のトランジスタ）がターンオン
したとすると、他の列は接地を“見る”。

従って、アレイ中に蓄積されているパターンに依存して
、もし１つの列ラインが故障すると（すなわち接地にな
ると）、各種の他の列のラインも、“ターンオン”トラ
ンジスタの回路を通して、同様に影響を受ける可能性が
ある。この難点は冗長度によっては修復されない。しか
し、もし本発明中のアレイに列の故障が発生しても、各
列は第３図かられかるように独立で、それは冗長性の列
により置きかえられる。もちろん、故障伝搬の問題は、
欠陥のある列は修復はできず、捨てなければならないた
め、仮想接地デバイスを有するウェハの生産歩留りに影
響を与える。第３図に描かれたエレイは、ＮＯＲＯＲレ
アレイ不揮発性デバイスの設計者には幾分きられれて消
滅したものである。

その理由は、それは先に述べたパターン感度及び故障伝
搬の問題を示さないが、個々のセルへの窓を通したコン
タクトを必要とすることである。

本設計のもう１つの利点は、第２図から認識されるが、
フィールド酸化物１１が２つのセルの間に縦に延びてい
ることである。従って、もしセルの大きさが縦方向に縮
んでも、フィールド酸化物の厳密さを必要とする大きさ
（すなわち幅）は、影響を受けない。（全セルサイズに
対し）比較的小さなフィールド酸化物を用いる設計は、
容易には縮小することができない。なぜなら、フィール
ド酸化物構造は、縮む時丸（なった角を示す傾向があり
、長いバーズビークを形成するため、フィールド酸化物
の最大厚は圧縮されるからである。

このように第１図に描かれた本発明に独特のセル設計に
より、共通して用いられる仮想接地アレイの欠点を避け
るアレイ中に組込むことが可能になり、従って高歩留り
、高速及び高信頼性の利点とともに、セルの大きさを小
さ（することが可能になる。

【図面の簡単な説明】

第１図は本発明に従う本発明のデバイスの概略断面図： 第２図は第１図に示された構造の概略上面図；第３図は
中で本発明のデバイスを動作させられる部分的なアレイ
回路の図； ｍ６−窟ｌｏ図は本発明の部分的な製作工程を示す断面
図； 第１１図は典型的な従来技術の回路を示す図；及び 第１２図はいくつかの本発明のデバイスの部分的には透
視図、部分的には断面図である。 （主要部分の符号の説明） ９・・・基板　　　　　　１３・・・酸化物領域１５・
・・埋込みｎ＋領領域Ｉ７．１７゛　・・・埋込みｐ０
領域１９・・・誘電体層　　２工、２３・・・フローテ
ィングゲート２５．２７・・・制御ゲート ＦＩＧ、　１ 出　願　人　：　アメリカン　テレフォン　アンドテレ
グラフ　カムバニー ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、　７ ＦＩＧ、　８゜ ＦＩＧ、　６ ＦＩＧ、１１

Claims (1)

1. 【特許請求の範囲】 １、表面を有する基板（たとえば９）； 前記表面における前記基板内の第１の接合 領域（たとえば６３）； 前記基板（たとえば９）上で前記基板表面 下で延びる酸化物領域（たとえば１３）； 前記基板（たとえば９）内で、前記酸化物 領域（たとえば１３）下に本質的に配置された第２の接
   合領域（たとえば１５）； 前記第１及び第２の接合間の電流を選択的 に制御するための手段を含む半導体デバイス２、請求項
   １記載のデバイスにおいて、前記第１及び第２の接合（
   たとえば６３、１５）はそれらの間にチャネルを規定し
   、前記制御手段は前記チャネル及び前記酸化物（たとえ
   ば１３）の少くとも一部上にフローティングゲート（た
   とえば２３）を含み、制御ゲート（たとえば２５）は前
   記フローティングゲート（たとえば２３）の少くとも一
   部上にあるデバイス ３、請求項１に記載のデバイスにおいて、前記基板（た
   とえば９）は第１の伝導形を有し、前記第１及び第２の
   接合（たとえば６３、 １５）は第２の伝導形（たとえば１７）を有し、前記第
   ２の接合領域（たとえば１５）に隣接して、第１の伝導
   形の領域が更に含まれるデバイス ４、請求項１に記載のデバイスにおいて、前記第１の接
   合と電気的に接触する導電性ランディングパッド（たと
   えば７５）が更に含まれ、前記ランディングパッド（た
   とえば５７）は前記第１及び第２の接合の間のスペース
   上に突起（たとえば８１）を有するデバイス ５、請求項２に記載のデバイスにおいて、前記酸化物領
   域（たとえば１３）上で、前記フローティングゲート（
   たとえば２３）の少くとも一部に近接した消去ゲート（
   たとえば５９）が更に含まれるデバイス ６、請求項１に記載のデバイスにおいて、前記酸化物は
   熱的に成長される酸化物であるデバイス