JPH03155233A - 多層同時受信のバッファ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 多層（多チャネル）からの伝送データを受信するバッフ
ァ制御回路に係り、特に多層から同時にデータを受信す
ることのできる多層同時受信のバッファ制御回路に関し
。

多層同時受信の制御方式を簡略化して、多層同時受信バ
ッファ制御回路のハードウェア規模を削減することを目
的とし、 多層受信データの各層対応に設けられて自層の受信デー
タがそれぞれ人力される複数の受信バッファからなる受
信バッファ群と、データ受信時に全受信バッファに対し
て同一の書込みアドレスにより人力データの書込みを行
うよう制御部する書込み制御部と、書込み制御部の書込
みアドレス情報および有効層指定情報を逐次に蓄えるバ
ッファメモリ部と、バッファメモリ部から書込みアドレ
ス情報および有効層指定情報を読み出して、これらの情
報に基づき受信バッファ詳のうちから有効な読出し受信
データを選択して出力するよう制御する読出し選択制御
部とを備えてなる。

［産業上の利用分野］ 本発明は、多層（多チャネル）からの伝送データを受信
するバッファ制御回路に係り、特に多層から同時にデー
タを受信することのできる多層同時受信のバッファ制御
回路に関する。

通信形態の多様化に伴い、ｌ対ｌ　（ポイント・ツー・
ポイント）、ｌ対Ｎ（マルチキャスト）、Ｎ対Ｎ（スイ
ッチング）等の通信形態のサポートが要求されている。

このため、Ｎ層を有する通信形態においては、多層から
のデータを同時に受信することのできる多層同時受信の
バッファ制御回路が必要とされ。

かかるバッファ制御回路は、制御を簡略化することで回
路規模を縮小させて実現できることを必要とされている
。

［従来の技術］ 従来の多層同時受信のバッファ制御回路が第４図に示さ
れる。図中、１５［１］〜１５０は各層の受信データ＃
１〜＃ｎにそれぞれ対応して設けられて自層の受信デー
タを蓄積する受信バッファ、１６は各受信バッファ１５
［１］〜〜１５■の書込みを制御するための書込み制御
部、１７は各受信バッファ１５［１］〜１５■の読出し
を制御するための読出し制御部、１８は読出し制御部１
７からの指示に応じて有効な受信データを蓄積している
受信バッファ１５［１］〜１５■の読出しデータを選択
して出力するバッファセレクタである。

このバッファ制御回路では、書込み制御部１６は各受信
データ＃１〜＃ｎと共に入力される受信許可信号Ｒ＃　
ｌ−Ｒ＃　ｎにより有効な受信データ（実際に受信され
た受信データ）を判別し、その有効な受信データに対応
する受信バッファに書込み指示を行っており、この書込
み制御は各層それぞれ個別に行われている。

書き込まれたデータの読出しに際しては、読出し制御部
１７が有効な受信データを蓄積している受信バッファか
ら読出しを行い、その有効な受信データをバッファセレ
クタ１８で選択して出力しており、これらの制御は書込
み側と同様に各層それぞれ個別に行われている。

［発明が解決しようとする課題］ 従来のバッファ制御回路は、書込み制御部および読出し
制御部が、それぞれ各層の受信バッファ毎に個別の制御
を行って多層同時受信を実現している。しかしながら、
このように受信バッファの潜込み／読出し制御を各層毎
に全く別々に行う場合には、受信バッファの管理が複雑
となり、これを制御する書込み制御部および読出し制御
部のハードウェア規模を太き（なるという問題点を有し
ている。

したがって本発明の目的は、多層同時受信の制御方式を
簡略化して、多層同時受信バッファ制御部回路のハード
ウェア規模を削減することにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係る多層同時受信のバッファ制御回路は、多層
受信データ＃１〜＃ｎの各層対応に設けられて自層の受
信データがそれぞれ人力される複数の受信バッファ１０
［１］〜１０■からなる受信バッファ詳１０と、データ
受信時に全受信バッファ１０［１］〜ｌ′Ｏ◎に対して
同一の書込みアドレスにより入力データの書込みを行う
よう制御する書込み制御部１１と、書込み制御部１１の
書込みアドレス情報および有効層指定情報を逐次に蓄え
るバッファメモリ部１２と、バッファメモリ部１２から
書込みアドレス情報および有効層指定情報を読み出して
、これらの情報に基づき受信バッファ群１０のうちから
有効な読出し受信データを選択して出力するよう制御す
る読出し選択制御部１３とを備えてなるものである。

［作用］ 多層＃１〜＃ｎのうち一つでもデータが受信されると、
書込み制＠１１はそれを例えば受信許可信号により検知
し、全層の受信バッファ１０［１］〜１００に対して同
一の書込みアドレスを指定して自層の入力データを同時
に書き込むよう制御を行う。これにより多層が同時受信
された場合には。

その同時受信された各層の受信データはそれぞれ対応す
る受信バッファの同一アドレスに書き込まれることにな
る。

この書込みアドレスと、どの層に受信されたかを示す有
効層指定情報とをデータ受信の都度、逐次にバッファメ
モリ部１２に書き込む。

読出し１択制御部１３はこのバッファメモリ部１２から
書込みアドレスと有効層指定情報とを読み出し、受信バ
ッファに蓄積されたデータ中から有効な受信データを選
択して出力する。この方法としては、例えば読出し制御
部１４が、バッファメモリ部１２から読み出した書込み
アドレスを読出しアドレスにして全層の受信バッファ１
００〜１０■から同時にデータ読出しを行い、この読み
出されたデータのうちの有効なものを有効層指定情報に
より判別してこれを選択部１５で選択して出力する。

このようにして、１層受信も多層同時受信も書込み／読
出しの制御を同様にして、データの受信を行うことが可
能になる。

［実施例］ 以下１図面を参照して本発明の詳細な説明する。

第２図には、本発明の一実施例としての多層同時受信の
バッファ制御回路が示される。この実施例回路には、＃
１層〜＃ｎ層までのｎ個の受信データが入力されており
、また各層にデータが実際に受信されていることを示す
受信許可信号Ｒ＃１−Ｒ＃ｎも受信データと共に入力さ
れるようになっている。

ｌ［１］〜１＠はｎ個の受信バッファであり、各層＃１
〜＃ｎにそれぞれ対応して設けられており。

各受信バッファ１［１］〜ｌ■はそれぞれ自層の受信デ
ータを蓄積するものである。これら受信バッファ［１］
〜１０■は例えばＲＡＭ　（ランダムアクセスメモリ）
等で構成することができる。

各受信バッファｌ［１］〜ｌ■は、スリーステートバッ
ファ２［１］〜２■を介して各層の受信データ＃１〜＃
ｎがそのデータ端子ＤＡＴＡにそれぞれ人力されており
、またこのデータ端子ＤＡＴＡからスリーステートバッ
ファ４［１］〜４■をそれぞれ介して読出しデータを出
力できるようになっている。

各受信バッファ１［１］〜ｌ■のアドレス端子ＡＤＤに
は、セレクタ３［１］〜３０を介して書込み／読出しア
ドレスが人力されるようになっている。これらのセレク
タ３［１］〜３■は、その入力端子Ａに書込み制御部５
からの書込みポインタ（Ｍ込みアドレス）ＷＰが信号線
Ｓ３を介して入力され、方、その入力端子Ｂに読出し制
御部７からの読出しポインタ（読出しアドレス）ＲＰが
信号線Ｓ１１を介して人力されるようになっており、こ
の入力端子ＡとＢの切替えは、書込み制御部５から信号
線Ｓ１に出力されるバッファイネーブル信号ＢＥＮをイ
ンバータ８で反転して生成した読出しイネーブル信号Ｒ
ＥＮにより行われる。この読出しイネーブル信号ＲＥＮ
は各受信バッファ１０〜１０の読出しイネーブル端子に
入力される。

書込み制御部５は各受信バッフｌ［１］〜ｌ■への港込
み制御を行う回路であり、各層の受信許可信号Ｒ＃　ｌ
　−Ｒ＃　ｎが入力されており、これらの信号に基づき
、スリーステートバッファ２［１］〜２◎に対するイネ
ーブル信号ＢＥＮ、受信バッファｌ［１］〜１０に対す
る書込みイネーブル信号ＷＥ、および書込みポインタＷ
Ｐを発生して、それぞれ信号線Ｓｌ、Ｓ２．Ｓ３に送出
すると共に、バッファメモリ部６に対して、有効受信層
を示す有効層指定情報ＶＬと、受信データを冴き込んだ
書込みポインタＷＰと、書込みクロックＷＣとを発生し
て、これらをそれぞれ信号線Ｓ４、Ｓ５、Ｓ６を介して
供給する。

バッファメモリ部６はＦＩＦＯ（ファースト１ン・ファ
ーストアウト）メモリで構成されており、書込み制御部
５により書き込まれた有効層指定情報ｖＬ、書込みポイ
ンタＷＰをそれぞれ信号線Ｓ７．Ｓ８を介して読出し制
御部７に与えると共に、バッファメモリのエンプティ／
フルの状態を示すエンプティフラグＥＦを信号線ＳＩＯ
に出力する。また読出し制御部７から読出しクロックＲ
Ｃが信号線Ｓ９を介して供給されている。

読出し制御部７はバッファメモリ部６からのポインタ情
報ＷＰを読出しポインタＲＰとして信号線Ｓｌｌとセレ
クタ３［１］〜３■を介して全受信バッファ［１］〜１
０に与えると共に、各スリーステートバッファ４［１］
〜４０に対して信号線Ｓ１２［１］〜１２＠を介してイ
ネーブル信号ＥＮ［１］〜ＥＮ■をそれぞれ与える。

スリーステートバッファ４［１］〜４０は読出し制御部
７からのイネーブル信号ＥＮ［１］〜ＥＮＯにより開閉
されることで、受信バッファｌ［１］〜ｌ■からの読出
しデータの一つを選択するセレクタ回路として機能する
ようになっている。

この実施例回路の動作が第３図の受信データ処理例を参
照しつつ以下に説明される。

第３図中、（Ａ）には入力受信データの一例が示されて
おり、［１］〜■は実際に受信された有効受信データで
あり、「−」は受信データ無しを示している。■は時間
ＴＩにおいて一層受信があったことを、■と■は時間Ｔ
３において＃１層と＃ｎの二層同時受信があったことを
それぞれ示している。なお時間Ｔ２ではデータ受信なし
である。

（Ｂ）には各受信バッファｌ［１］〜１＠に書込む受信
データの内容と、その書込みの際の書込みポインタ（ア
ドレス）とが示されている。

（Ｃ）にはバッファメモリ部６に書き込まれる内容が示
されており、これは受信バッファｌ［１］〜１０から読
み出す際の読出しアドレスのポインタと、読出しデータ
を各層の優先順位に基づいてセレクトするための有効層
指定情報ＶＬとからなる。

（Ｄ）には受信バッファｌ［１］〜ｌ■から読み出した
データをスリーステートバッファ４［１］〜４■で選択
して出力した出力結果が示される。

まず書込み動作について説明すると１時間ＴＩにおいて
は、＃１層に有効な受信データが存在しており、受信許
可信号Ｒ＃ｌにより書込み制御部５に＃１層の受信許可
がされる。このように受信層＃１〜＃ｎにうちの一つで
も受信許可されると、書込み制御部５は、バッファイネ
ーブル信号ＢＥＮ、書込みポインタＷＰおよび書込みク
ロック（書込みイネーブル信号）ＷＥを生成して出力し
、それによりスリーステートバッファ２［１］〜２■を
開いて各層入力を受信バッファｌ［１］〜１■にデータ
入力させると共に、全ての受信バッファｌ［１］〜ｌ■
を書込みイネーブル状態にし、かつセレクタ３［１］〜
３０を介して全ての受信バッファｌ［１］〜ｌ■に対し
て同一の書込みポインタｗｐ　（＝ｐＨを与える。

これにより受信バッファｌ［１］〜１０のポインタＰＩ
には、第３図（Ｂ）に示されるように、＃１層に対応す
る受信バッファｌ■に受信データ■が書込まれ、他の受
信バッファ１■〜ｌ■には不定データ（−）が書き込ま
れることになる。

これと同時に、書込み制御部５はバッファメモリ部６に
対して書込みクロックＷＣを生成して信号線Ｓ６を介し
て与えると共に、第３図（Ｃ）に示されるように、有効
受信データのあった＃１層を指定する有効層指定情報Ｖ
Ｌ（＝＃１）と、書込みアドレスのポインタＰ１を指定
する書込みポインタ情報ＷＰとをそれぞれ信号線Ｓ４、
Ｓ５を介して与え、これらをバッファメモリ部６のディ
ープＤＩに書き込む。

このようにして受信バッファＩ［１］〜Ｉ■とバッファ
メモリ部６への書込みが終了すると、受信バッファｌ［
１］〜ｌ■への書込みポインタＷＰはポインタＰ１から
ポインタＰ２に、またバッファメモリ部６はディープＤ
ｉからディープＤ２にそれぞれインクリメントされる。

次に続く時間Ｔ２では、有効な受信データが伴在さず、
したがって書込み制御部５に対して受信許可がされてお
らず、受信バッファｌ［１］〜ｌ■とバッファメモリ部
６に対する書込み動作は行われない。

さらに時間Ｔ３では、２層同時受信により４１層と＃ｎ
層に有効な受信データが存在しており、書込み制御部５
に４１層と＃ｎ層の受信許可がされている。これにより
書込み制御押部５は、時間ＴＩの時と同様な動作を行い
、各層毎に人力データを受信バッファｌ［１］〜ｌ■に
書込むと同時にバッファメモリ部６に書込みポインタＷ
Ｐ　（＝Ｐ２）と有効層指定情報ＶＬ（＝＃１、＃ｎ）
を書き込む。

ここでは４１層と＃ｎ層で２層同時受信しているため、
４１層に対応する受信バッファｌ■に受信データ■が、
またｎ層に対応する受信バッファｌ＠に受信データ■が
それぞれ書き込まれる。

またバッファメモリ部６には、優先順位の高い層の順に
情報が書き込まれる。すなわち受信層＃１〜＃ｎには、
４１層が最も高（＃ｎ層が最も低くなるような優先順位
が付されており、第３図（Ｃ）に示されるように、バッ
ファメモリ部６のディープＤ２には層優先順位の高い４
１層の情報（すなわち受信バッファへの書込みポインタ
ＷＰ＝Ｐ２と有効層指定情報ＶＬ＝＃ｌ）が書き込まれ
、その後にディープＤ２からディープＤ３にインクリメ
ントされて、このディープＤ３に＃ｎ層の情報として書
込みポインタＷＰ＝Ｐ２と有効層指定情報ＶＬ＝＃ｎと
が書き込まれる。

次に受信バッファｌ［１］〜１■からの受信データの読
出し手順について述べる。

受信バッファ１［１］〜１■に受信データが書き込まれ
ていれば、バッファメモリ部６に情報が蓄積されている
ことになり、この情報の有無はバッファメモリ部６のエ
ンプティフラグＥＦにより判別することができる。した
がって読出し制御押部７でエンプティフラグＥＦの監視
を行い、これが解除されたこと（すなわちバッファメモ
リ部６に情報有り）が検知されたならば、バッファメモ
リ部６の内容を１デイープずつ読み出すための読出しタ
ロツクＲＣを読出しタイミングクロックＲＴＣによって
生成し、これを用いてバッファメモリ部６からポインタ
情報ＷＰと有効層指定情ＩＶＬとを読み出す。

この読み出したアドレスポインタＷＰによって全層の受
信バッファ［１］〜ｌ■に対する読出すポインタ（アド
レス）ＲＰを発生して、これをセレクタ３［１］〜３■
を介して全層の受信バッファ１［１］〜ｌ■に与えて、
その蓄積データを読み出す。また有効層指定情報ＶＬに
よってイネーブル信号ＥＮ［１］〜ＥＮｏを発生し、こ
れによりスリーステートバッファ４［１］〜４■のうち
、有効層指定情報ＶＬで指定された層のものだけを開く
ことによって、その層の受信データのみをセレクトして
読出しデータとして出力する。

読出し制御部７は以上の動作をバッファメモリ部６がエ
ンプティ状態になるまでｌディープずつ繰り返し行う。

これにより読出しデータは、第３図（Ｄ）に示されるよ
うに、有効な受信データが■、■、■の順で読み出され
たものと・なる。

本発明の実施にあたっては神々の変形形態が可能である
。例えば上述の実施例では、受信バッファ１［１］〜ｌ
■から読み出されたデータのうちから有効なものを選択
する手段として、スリーステートバッファ４［１］〜４
＠からなるセレクタ回路を用いたが１本発明はこれに限
られるものではなく１例えば、読出し制御部７からのイ
ネーブル信号ＥＮ［１］〜ＥＮ■を受信バッファｌ［１
］〜ｌ◎に対する読出しイネーブル信号として用いるよ
うな構成とすることによっても、受信バッファｌ［１］
〜１・◎中の有効な受信データを選択して出力すること
ができる。

［発明の効果］ 以上に説明したように、本発明によれば、多層同時受信
を行うための受信バッファの書込み／読出し制（卸を、
同一アドレスに対する同時書込み。

同時読出しを行う簡単な構成の制御用回路で実現するこ
とができる。これにより受信バッファの書込み／読出し
制御を各層毎に個別に行っていた従来の制御回路に比べ
て、バードウニア規模を削）威することができ、装置の
小型化、低コスト化に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としての多層同時受信バッフ
ァ制御回路を示すブロック図、第３図は実施例回路の動
作を説明するための図、および。 第４図は従来の多層同時情報のバッファ制御回路を示す
ブロック図である。 図において、 ｌ［１］〜１０・・・受信バッファ ２［１］〜２０．４［１］〜４■・・・３ステートバツ
フア ３［１］〜３ｏ・・・アドレスセレクタ５・・・書込み
制御部 ６・・・バッファメモリ部（ＦＩＦＯ）７・・・読出し
制御部

Claims (1)

1. 【特許請求の範囲】 多層受信データ（＃１〜＃ｎ）の各層対応に設けられて
   自層の受信データがそれぞれ入力される複数の受信バッ
   ファ（１０［１］〜１０［ｎ］）からなる受信バッファ
   群（１０）と、 データ受信時に該全受信バッファ（１０［１］〜１０［
   ｎ］）に対して同一の書込みアドレスにより入力データ
   の書込みを行うよう制御する書込み制御部（１１）と、 該書込み制御部（１１）の書込みアドレス情報および有
   効層指定情報を逐次に蓄えるバッファメモリ部（１２）
   と、 該バッファメモリ部（１２）から書込みアドレス情報お
   よび有効層指定情報を読み出して、これらの情報に基づ
   き該受信バッファ群（１０）のうちから有効な読出し受
   信データを選択して出力するよう制御する読出し選択制
   御部（１３）と、を備えてなる多層同時受信のバッファ
   制御回路。