JPH03155666A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPH03155666A JPH03155666A JP2210204A JP21020490A JPH03155666A JP H03155666 A JPH03155666 A JP H03155666A JP 2210204 A JP2210204 A JP 2210204A JP 21020490 A JP21020490 A JP 21020490A JP H03155666 A JPH03155666 A JP H03155666A
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- forming
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- memory device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体メモリ装置及びその製造方法に係り、
特にダイナミック・ランダム・アクセス・・メモリ（以
下、ＤＲＡＭという）及びその製造方法に関する。
特にダイナミック・ランダム・アクセス・・メモリ（以
下、ＤＲＡＭという）及びその製造方法に関する。
（従来の技術）
第４図は従来のＤＲＡＭのセル構造を示す正面断面図で
あって、３１は電極であるセルプレート、３２はＰ型シ
リコン基板、３３はＮ型不純物拡散層、３４は容量酸化
膜、３５はゲート電極、３６はビット線、３７はソース
領域、３８はドレイン領域、Ｑはスイッチングトランジ
スタである。
あって、３１は電極であるセルプレート、３２はＰ型シ
リコン基板、３３はＮ型不純物拡散層、３４は容量酸化
膜、３５はゲート電極、３６はビット線、３７はソース
領域、３８はドレイン領域、Ｑはスイッチングトランジ
スタである。
同図において、電荷は、セルプレート３１と、Ｐ型シリ
コン基板３２に形成されたＮ型不純物拡散層３３と、こ
れらの電極３１．３３に挟まれた容量酸化膜３４よりな
る容量に蓄えられる構成である。そしてスイッチングト
ランジスタＱのゲート電極３５に印、加された電圧によ
り、スイッチングトランジスタＱがオンし、Ｎ型不純物
拡散層３３に蓄積された電荷がソース領域３７とゲート
電極３５を介してビット線３６に流れ、情報の書込み、
読出しを可能にする。
コン基板３２に形成されたＮ型不純物拡散層３３と、こ
れらの電極３１．３３に挟まれた容量酸化膜３４よりな
る容量に蓄えられる構成である。そしてスイッチングト
ランジスタＱのゲート電極３５に印、加された電圧によ
り、スイッチングトランジスタＱがオンし、Ｎ型不純物
拡散層３３に蓄積された電荷がソース領域３７とゲート
電極３５を介してビット線３６に流れ、情報の書込み、
読出しを可能にする。
ところでＤＲＡＭの高集積化に伴いメモリセルの面積は
小さくなるが、容量に関しては、溝側壁に形成すること
から溝の深さを大きくすれば必要な容量を確保すること
は可能である。
小さくなるが、容量に関しては、溝側壁に形成すること
から溝の深さを大きくすれば必要な容量を確保すること
は可能である。
しかし、スイッチングトランジスタＱに関しては、従来
、ゲート電極３５を形成後、このゲート電極３５をマス
クにして、イオン注入法により、ソース領域３７とドレ
イン領域３８を形成する方法によっていた［これらの技
術に関しては、例えば、Ｍ、Ｓａｈａｍｏｔｏ ａｔ、
ａｌ、：“Ｂｕｒｉｅｄ Ｓｔｏｒａｇｅ Ｅｌｅｃｔ
ｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ Ｆｏｒ Ｍｅｇａｂｉｔ
ＤＲＡＭＳ”、アイイーデーエムダイジェストオブテ
クニカルペーパーズ（ＩＥＤＭ Ｄｉｇ、ｏｆ Ｔｅｃ
ｈ、Ｐａｐｅｒｓ）（１９８５）Ｐ、７１０に記載され
ている〕。
、ゲート電極３５を形成後、このゲート電極３５をマス
クにして、イオン注入法により、ソース領域３７とドレ
イン領域３８を形成する方法によっていた［これらの技
術に関しては、例えば、Ｍ、Ｓａｈａｍｏｔｏ ａｔ、
ａｌ、：“Ｂｕｒｉｅｄ Ｓｔｏｒａｇｅ Ｅｌｅｃｔ
ｒｏｄｅ（ＢＳＥ）Ｃｅｌｌ Ｆｏｒ Ｍｅｇａｂｉｔ
ＤＲＡＭＳ”、アイイーデーエムダイジェストオブテ
クニカルペーパーズ（ＩＥＤＭ Ｄｉｇ、ｏｆ Ｔｅｃ
ｈ、Ｐａｐｅｒｓ）（１９８５）Ｐ、７１０に記載され
ている〕。
（発明が解決しようとする課題）
上記従来技術において、スイッチングトランジスタＱに
間しては、キャリアの移動方向がＰ型シリコン基板３２
表面に平行になるように形成することにより、ソース領
域３７、ゲート電極３５直下のチャネル領域およびドレ
イン領域３８を配置するためＰ型シリコン基板３２表面
上に領域を必要とする。
間しては、キャリアの移動方向がＰ型シリコン基板３２
表面に平行になるように形成することにより、ソース領
域３７、ゲート電極３５直下のチャネル領域およびドレ
イン領域３８を配置するためＰ型シリコン基板３２表面
上に領域を必要とする。
このため、メモリセルの面積が小さくなると、スイッチ
ングトランジスタＱ全体の寸法も小さくなり、必然的に
チャネル長が短かくなることから、しきい値電圧、ソー
スドレイン耐圧の減少などの現象を生じる。その結果、
ビット線３６に印加される電源電圧を下げ規格変更をし
なければならないという問題を生じた。
ングトランジスタＱ全体の寸法も小さくなり、必然的に
チャネル長が短かくなることから、しきい値電圧、ソー
スドレイン耐圧の減少などの現象を生じる。その結果、
ビット線３６に印加される電源電圧を下げ規格変更をし
なければならないという問題を生じた。
これは従来の製造方法から考えると、イオン注入により
、ソース領域３７．ドレイン領域３８を形成したために
、スイッチングトランジスタＱは必然的に平面配置する
必要があるためである。
、ソース領域３７．ドレイン領域３８を形成したために
、スイッチングトランジスタＱは必然的に平面配置する
必要があるためである。
本発明の目的は、より高い集積度を確保できる半導体メ
モリ装置及びその製造方法を提供することにある。
モリ装置及びその製造方法を提供することにある。
（！Ｉ題を解決するための手段）
上記目的を達成するため、本発明の半導体メモリ装置は
、半導体基板内に形成された溝と、この溝の内壁に形成
された絶縁膜と、この絶縁膜に接し前記溝に満された電
極と、この電極と前記絶縁膜と半導体基板とからなる容
量とを有し、さらに前記電極と溝の開口上部−領域と接
するソース領域と、チャネル領域と、ビット線に接続さ
れるドレイン領域とを半導体エピタキシャル層にて前記
半導体基板に対し垂直方向に積層形成した垂直ＭＯＳト
ランジスタを設けたことを特徴とする。
、半導体基板内に形成された溝と、この溝の内壁に形成
された絶縁膜と、この絶縁膜に接し前記溝に満された電
極と、この電極と前記絶縁膜と半導体基板とからなる容
量とを有し、さらに前記電極と溝の開口上部−領域と接
するソース領域と、チャネル領域と、ビット線に接続さ
れるドレイン領域とを半導体エピタキシャル層にて前記
半導体基板に対し垂直方向に積層形成した垂直ＭＯＳト
ランジスタを設けたことを特徴とする。
また、この半導体メモリ装置の製造方法として、半導体
基板に溝を形成し、この溝の内壁に絶縁膜を形成し、さ
らに溝内に絶縁膜に接して電極を満す工程と、前記電極
表面に開口部を有する絶縁膜を形成し、この開口部を有
する絶縁膜および開口部上にラテラル・エピタキシャル
成長により、第１の層と第２の層と第３の層とを積層さ
せる工程と、これらの第１．第２．第３の層をエツチン
グし、各々垂直ＭＯＳトランジスタのソース領域、チャ
ネル領域、ドレイン領域を形成する工程と、前記第１．
第２．第３の層に接続して前記半導体基板とは逆導電型
の不純物を含む多結晶シリコン層を前記半導体基板に接
続するように形成する工程と、前記チャネル領域の側壁
にゲート酸化膜を形成し、さらにこのゲート酸化膜に接
してゲート電極を形成する工程と、前記ドレイン領域に
金属配線よりなるビット線を形成する工程とを有するこ
とを特徴とする。
基板に溝を形成し、この溝の内壁に絶縁膜を形成し、さ
らに溝内に絶縁膜に接して電極を満す工程と、前記電極
表面に開口部を有する絶縁膜を形成し、この開口部を有
する絶縁膜および開口部上にラテラル・エピタキシャル
成長により、第１の層と第２の層と第３の層とを積層さ
せる工程と、これらの第１．第２．第３の層をエツチン
グし、各々垂直ＭＯＳトランジスタのソース領域、チャ
ネル領域、ドレイン領域を形成する工程と、前記第１．
第２．第３の層に接続して前記半導体基板とは逆導電型
の不純物を含む多結晶シリコン層を前記半導体基板に接
続するように形成する工程と、前記チャネル領域の側壁
にゲート酸化膜を形成し、さらにこのゲート酸化膜に接
してゲート電極を形成する工程と、前記ドレイン領域に
金属配線よりなるビット線を形成する工程とを有するこ
とを特徴とする。
（作 用）
本発明による半導体メモリ装置では、ソース領域、チャ
ネル領域、ドレイン領域を半導体基板表面に垂直に配置
することにより、半導体基板表面に必要とされるトラン
ジスタ形成領域の小面積化が可能となる。
ネル領域、ドレイン領域を半導体基板表面に垂直に配置
することにより、半導体基板表面に必要とされるトラン
ジスタ形成領域の小面積化が可能となる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明による半導体メモリ装置の一実施例の正
面断面図であって、１は半導体基板であるＰ型シリコン
（Ｓｉ）基板、２は溝、２ａは溝２の開口上部、３は電
極となるストーレッジノード、４は容量酸化膜（絶縁膜
）、５は酸化膜（絶縁膜）、６はＳｉエピタキシャル層
、７はソース領域、８はチャネル領域、９はドレイン領
域、１０はゲート電極、１１はビット線であり、前記ソ
ース領域７、チャネル領域８、ドレイン領域９にて垂直
ＭＯＳトランジスタを構成している。
面断面図であって、１は半導体基板であるＰ型シリコン
（Ｓｉ）基板、２は溝、２ａは溝２の開口上部、３は電
極となるストーレッジノード、４は容量酸化膜（絶縁膜
）、５は酸化膜（絶縁膜）、６はＳｉエピタキシャル層
、７はソース領域、８はチャネル領域、９はドレイン領
域、１０はゲート電極、１１はビット線であり、前記ソ
ース領域７、チャネル領域８、ドレイン領域９にて垂直
ＭＯＳトランジスタを構成している。
同図において、Ｐ型Ｓｉ基板１に掘られた溝２の側壁に
、例えば金属による一方の電極となるストーレッジノー
ド３、容量酸化膜４、他方の電極としてのＰ型Ｓｉ基板
１からなる容量が形成されている。前記溝２の開口上部
２ａ、すなわち前記ストーレッジノード３がＰ型Ｓｉ基
板１表面に露出した領域の一部分に開口部を有する酸化
膜５を形成し、容量であるスト−レッジノード３上にラ
テラル・エピタキシャル成長法を利用してＳｉエピタキ
シャル層６を成長させる。
、例えば金属による一方の電極となるストーレッジノー
ド３、容量酸化膜４、他方の電極としてのＰ型Ｓｉ基板
１からなる容量が形成されている。前記溝２の開口上部
２ａ、すなわち前記ストーレッジノード３がＰ型Ｓｉ基
板１表面に露出した領域の一部分に開口部を有する酸化
膜５を形成し、容量であるスト−レッジノード３上にラ
テラル・エピタキシャル成長法を利用してＳｉエピタキ
シャル層６を成長させる。
前記Ｓｉエピタキシャル層６の中にソース領域７、チャ
ネル領域８．ドレイン領域９をＰ型Ｓｉ基板１表面に対
して垂直方向に有するＮチャネル垂直ＭＯＳトランジス
タが形成される。
ネル領域８．ドレイン領域９をＰ型Ｓｉ基板１表面に対
して垂直方向に有するＮチャネル垂直ＭＯＳトランジス
タが形成される。
前記垂直ＭＯＳトランジスタのゲート電極ｌＯはワード
線を兼ね、ゲート電極１０に印加される電圧により動作
して、電荷のやりとりをストーレッジノード３とビット
線１１との間で行なう。
線を兼ね、ゲート電極１０に印加される電圧により動作
して、電荷のやりとりをストーレッジノード３とビット
線１１との間で行なう。
１７は垂直ＭＯ３＋−ランジスタロに基板バイアスを印
加するために形成された多結晶Ｓｉ層であり、Ｎウェル
１３内部に形成した高濃度Ｎ０拡散領域１４と接触して
いる。ここでは基板バイアスを＋５ｖに設定している。
加するために形成された多結晶Ｓｉ層であり、Ｎウェル
１３内部に形成した高濃度Ｎ０拡散領域１４と接触して
いる。ここでは基板バイアスを＋５ｖに設定している。
このように本実施例の垂直ＭＯＳトランジスタを用いる
ことにより、従来のＤＲＡＭのように高集積化によって
Ｓｉ島の表面領域の寸法を短かくする必要がある場合で
も、トランジスタの寸法を島表面と垂直方向には短かく
する必要がなく、ゲート電圧、ソースドレイン耐圧の劣
化などの短チヤネル化に伴う悪影響を回避することがで
きる。
ことにより、従来のＤＲＡＭのように高集積化によって
Ｓｉ島の表面領域の寸法を短かくする必要がある場合で
も、トランジスタの寸法を島表面と垂直方向には短かく
する必要がなく、ゲート電圧、ソースドレイン耐圧の劣
化などの短チヤネル化に伴う悪影響を回避することがで
きる。
なお、本実施例では垂直ＭｏＳトランジスタのチャネル
寸法を０．２μｍにしたが、勿論、それ以上大きくなっ
てもＤＲＡＭの集積度には同等影響を及ぼすことはない
。
寸法を０．２μｍにしたが、勿論、それ以上大きくなっ
てもＤＲＡＭの集積度には同等影響を及ぼすことはない
。
第２図は第１図の実施例の平面図であって、４つの正方
形の部分が溝２部分を示しており、各々メモリセルに対
応する。前記溝２部分の周囲に第１図の容量酸化膜４と
セルプレートとなるＰ型Ｓｉ基板１があり容量を形成す
る。またゲーＩ・電極１０はワード線に相当し、ビット
線１１とメモリセル上で交叉している。
形の部分が溝２部分を示しており、各々メモリセルに対
応する。前記溝２部分の周囲に第１図の容量酸化膜４と
セルプレートとなるＰ型Ｓｉ基板１があり容量を形成す
る。またゲーＩ・電極１０はワード線に相当し、ビット
線１１とメモリセル上で交叉している。
ここで、例えば、溝２の面積を０．３６μｍ１（０，６
μｍｘｏ、６μｍ）、溝２と溝２との間隔をＱ、２μｍ
、チップ面積を３００ｍｍ’、メモリセルアＩノーに必
要とされる領域を６３％と仮定すると、約５００メガビ
ツトの集積度を得ることができる。
μｍｘｏ、６μｍ）、溝２と溝２との間隔をＱ、２μｍ
、チップ面積を３００ｍｍ’、メモリセルアＩノーに必
要とされる領域を６３％と仮定すると、約５００メガビ
ツトの集積度を得ることができる。
また溝２の深さを３μｍ、ゲート電極１０の酸化膜の厚
さを５止とすると、容量の大きさは５０フエユムトフア
ラツドになり、これは電荷蓄積のためには充分な大きさ
の容量である。
さを５止とすると、容量の大きさは５０フエユムトフア
ラツドになり、これは電荷蓄積のためには充分な大きさ
の容量である。
なお、ワード線１０の寸法は、本実施例では０．２μｍ
となり、またビット線１１の寸法は０．３μｍであった
。
となり、またビット線１１の寸法は０．３μｍであった
。
第３図（ａ）〜第３図（ｆ）は本発明による半導体メモ
リ装置の製造方法の工程を説明する正面断面図である。
リ装置の製造方法の工程を説明する正面断面図である。
まず第３図（ａ）に示すように、Ｐ型Ｓｉ基板１にＮウ
ェル１３を形成し、このＮウェル１３との接触のための
拡散層である高濃度Ｎ１拡散領域１４を形成する。そし
て、例えばリアクティブイオンエツチング（ＲＩ Ｅ）
法により、深さ３μｍの溝２を形成し、さらに容量酸化
膜４を５ｎｍ成長させた後、溝２内部にポリシリコンを
堆積してストーレッジノード３を形成する。
ェル１３を形成し、このＮウェル１３との接触のための
拡散層である高濃度Ｎ１拡散領域１４を形成する。そし
て、例えばリアクティブイオンエツチング（ＲＩ Ｅ）
法により、深さ３μｍの溝２を形成し、さらに容量酸化
膜４を５ｎｍ成長させた後、溝２内部にポリシリコンを
堆積してストーレッジノード３を形成する。
次に、全面に保護酸化膜を１０ｎｍ形成後ミ溝２以外の
領域にシリコン窒化膜を形成し、酸化を行ないストーレ
ッジノード３上に５０ｎｍの酸化膜を形成する。そして
窒化膜、Ｐ型Ｓｉ基板１上の酸化膜を除去した後、第３
図（ｂ）に示すように、Ｓｉのラテラル・エピタキシャ
ル成長を行ない、ある位置で成長を停止して、ストーレ
ッジノード３上に露出している酸化膜５を除去して開口
部を形成し、その後、開口部を有する酸化膜５および開
口部上に再びラテラル・エピタキシャル成長を行ない、
この第１の層であるエピタキシャル膜厚が０．２μｍに
なるところで成長を停止する。このラテラル・エピタキ
シャル成長中にＡｓなどのＮ型不純物を第１の層中に導
入する（ソース領域７）。
領域にシリコン窒化膜を形成し、酸化を行ないストーレ
ッジノード３上に５０ｎｍの酸化膜を形成する。そして
窒化膜、Ｐ型Ｓｉ基板１上の酸化膜を除去した後、第３
図（ｂ）に示すように、Ｓｉのラテラル・エピタキシャ
ル成長を行ない、ある位置で成長を停止して、ストーレ
ッジノード３上に露出している酸化膜５を除去して開口
部を形成し、その後、開口部を有する酸化膜５および開
口部上に再びラテラル・エピタキシャル成長を行ない、
この第１の層であるエピタキシャル膜厚が０．２μｍに
なるところで成長を停止する。このラテラル・エピタキ
シャル成長中にＡｓなどのＮ型不純物を第１の層中に導
入する（ソース領域７）。
また第３図（Ｃ）に示すように、ＢなどのＰ型不純物を
含む第２の層であるエピタキシャル層（チャネル領域）
８を０．２μｍ成長させ、連続してＡｓなどのＮ型不純
物を含む第３の層であるエピタキシャル層（ドレイン領
域）９を０．２μｍ成長させる。
含む第２の層であるエピタキシャル層（チャネル領域）
８を０．２μｍ成長させ、連続してＡｓなどのＮ型不純
物を含む第３の層であるエピタキシャル層（ドレイン領
域）９を０．２μｍ成長させる。
なお、前記Ｎ型不純物の濃度はｌＯ゛°〜ｌＯ″”Ｃｍ
−”Ｐ型不純物の濃度はｌＯ″“ｃａｎ−”である。
−”Ｐ型不純物の濃度はｌＯ″“ｃａｎ−”である。
次に第３図（ｄ）に示すように、エツチングにより前記
Ｓｔエピタキシャル層６のＭＯＳトランジスタ形成領域
のみ残し、他領域を除去した後、全面に窒化膜を形成し
、その後、Ｎウェルコンタクト領域１５上、およびＳｉ
エピタキシャル層６の一側面１６上の窒化膜のみを除去
し、Ｎ型多結晶Ｓｉ層１７を０．３μｍ堆積する。そし
て窒化膜除去に使用したマスクよりもオーバーサイズで
あり、前記マスクの反転マスクを使い、Ｎウェルコンタ
クト領域１５上、及びＳｉエピタキシャル層６の一側面
１６上に多結晶Ｓｉ層１７を残し、全面をリアクティブ
イオンエツチングによりＳｉエピタキシャル層６上面の
多結晶Ｓｉ層１７を除去し、Ｓｉエピタキシャル層６と
Ｎウェルコンタクト領域１５とを接続する多結晶Ｓｉ層
１７を形成する。
Ｓｔエピタキシャル層６のＭＯＳトランジスタ形成領域
のみ残し、他領域を除去した後、全面に窒化膜を形成し
、その後、Ｎウェルコンタクト領域１５上、およびＳｉ
エピタキシャル層６の一側面１６上の窒化膜のみを除去
し、Ｎ型多結晶Ｓｉ層１７を０．３μｍ堆積する。そし
て窒化膜除去に使用したマスクよりもオーバーサイズで
あり、前記マスクの反転マスクを使い、Ｎウェルコンタ
クト領域１５上、及びＳｉエピタキシャル層６の一側面
１６上に多結晶Ｓｉ層１７を残し、全面をリアクティブ
イオンエツチングによりＳｉエピタキシャル層６上面の
多結晶Ｓｉ層１７を除去し、Ｓｉエピタキシャル層６と
Ｎウェルコンタクト領域１５とを接続する多結晶Ｓｉ層
１７を形成する。
ここで前記窒化膜を多結晶Ｓｉ層１７の除去時に、その
エツチングの終点検出として用いており、その結果、縦
型Ｓｉエピタキシャル層６の欠陥導入を防いでいる。
エツチングの終点検出として用いており、その結果、縦
型Ｓｉエピタキシャル層６の欠陥導入を防いでいる。
その後、第３図（ｅ）に示すように、残りの窒化膜を除
去した後、全面にＯＮＯ膜を５ｎｍ（Ｓｉ○。
去した後、全面にＯＮＯ膜を５ｎｍ（Ｓｉ○。
ｅｇｕｉｖ、 ）形成後、多結晶Ｓｉ層を堆積してワー
ド線形成領域のみを残し、全面をリアクティブイオンエ
ツチングし、ワード線（トランジスタのゲート電極も兼
ねる）１０、及びＯＮＯ膜（ゲート酸化膜）１８を形成
する。
ド線形成領域のみを残し、全面をリアクティブイオンエ
ツチングし、ワード線（トランジスタのゲート電極も兼
ねる）１０、及びＯＮＯ膜（ゲート酸化膜）１８を形成
する。
そして第３図（「）に示すように、層間膜１９、例えば
ＢＰＳＧを形成後、第１図のビット線１１と垂直ＭＯＳ
トランジスタのドレイン領域９とのコンタクト領域を形
成し、その後、多結晶Ｓｉ層１７にてコンタクトバッド
２０を形成し、かっＡＱなどでビット線１１を形成する
ことにより、第１図にて説明した半導体メモリ装置が完
成する。
ＢＰＳＧを形成後、第１図のビット線１１と垂直ＭＯＳ
トランジスタのドレイン領域９とのコンタクト領域を形
成し、その後、多結晶Ｓｉ層１７にてコンタクトバッド
２０を形成し、かっＡＱなどでビット線１１を形成する
ことにより、第１図にて説明した半導体メモリ装置が完
成する。
上記実施例における半導体メモリ装置の構造を採用する
ことにより、メモリセルの面積が溝２の表面積のみで決
定され、大きな集積度を得ることが可能になる。またＰ
型Ｓｉ基板をセルプレート電極にするため、隣接する溝
２をリソグラフィの限界まで近付けることが可能になる
。
ことにより、メモリセルの面積が溝２の表面積のみで決
定され、大きな集積度を得ることが可能になる。またＰ
型Ｓｉ基板をセルプレート電極にするため、隣接する溝
２をリソグラフィの限界まで近付けることが可能になる
。
また上記実施例における製造方法を採用することにより
、トランジスタのソース領域７とストーレッジノード３
をセルファラインで接触させることが可能になる。
、トランジスタのソース領域７とストーレッジノード３
をセルファラインで接触させることが可能になる。
なお上記実施例ではＰ型Ｓｔ基板を用いてｎチャネル垂
直ＭＯＳトランジスタを形成したが、Ｐチャネル垂直ト
ランジスタを形成してもよい。またＮ型Ｓｉ基板を用い
、ｎチャネルあるいはｐチャネル垂直ＭＯＳトランジス
タを形成してもよい。
直ＭＯＳトランジスタを形成したが、Ｐチャネル垂直ト
ランジスタを形成してもよい。またＮ型Ｓｉ基板を用い
、ｎチャネルあるいはｐチャネル垂直ＭＯＳトランジス
タを形成してもよい。
ただし、ウェル１３．高濃度拡散領域１４．多結晶Ｓｉ
層１７は、上記のいずれの場合にも半導体基板ｌと逆導
電型を有することが必要になる。
層１７は、上記のいずれの場合にも半導体基板ｌと逆導
電型を有することが必要になる。
（発明の効果）
本発明によれば、トランジスタ形成領域が半導体基板表
面に垂直に配置されることにより、より高い集積度を確
保できる半導体メモリ装置及びその製造方法を提供でき
る。
面に垂直に配置されることにより、より高い集積度を確
保できる半導体メモリ装置及びその製造方法を提供でき
る。
第１図は本発明による半導体メモリ装置の一実施例の正
面断面図、第２図は第１図の実施例の平面図、第３図（
ａ）、第３図（ｂ）、第３図（Ｃ）、第３図（ｄ）、第
３図（ｅ）、第３図（ｆ′）は本発明による半導体メモ
リ装置の製造方法の一実施例の工程を説明する正面断面
図、第４図は従来例の正面断面図である。 １・・・半導体基板、 ２・・・溝、 ２ａ・・・溝の
開口上部、 ３・・・ストーレッジノード、４・・・
絶縁膜、 ５・・・開口部を有する絶縁膜、６・・・
半導体エピタキシャル層、 ７・・・ソース領域（第
１の層）、 ８・・・チャネル領域（第２の層）、
９・・・ドレイン領域（第３の層）、 ７，８．９
・・・垂直ＭＯＳトランジスタ、 １０・・・ゲート
ｆｆ電極、 ｌｌ・・・ビット線、１７・・・多結晶シ
リコン層、 １８・・・ゲート酸化膜。
面断面図、第２図は第１図の実施例の平面図、第３図（
ａ）、第３図（ｂ）、第３図（Ｃ）、第３図（ｄ）、第
３図（ｅ）、第３図（ｆ′）は本発明による半導体メモ
リ装置の製造方法の一実施例の工程を説明する正面断面
図、第４図は従来例の正面断面図である。 １・・・半導体基板、 ２・・・溝、 ２ａ・・・溝の
開口上部、 ３・・・ストーレッジノード、４・・・
絶縁膜、 ５・・・開口部を有する絶縁膜、６・・・
半導体エピタキシャル層、 ７・・・ソース領域（第
１の層）、 ８・・・チャネル領域（第２の層）、
９・・・ドレイン領域（第３の層）、 ７，８．９
・・・垂直ＭＯＳトランジスタ、 １０・・・ゲート
ｆｆ電極、 ｌｌ・・・ビット線、１７・・・多結晶シ
リコン層、 １８・・・ゲート酸化膜。
Claims (4)
- （１）半導体基板内に形成された溝と、この溝の内壁に
形成された絶縁膜と、この絶縁膜に接し前記溝に満たさ
れた電極と、この電極と前記絶縁膜と半導体基板とから
なる容量とを有し、さらに前記電極と溝の開口上部の一
領域と接するソース領域と、チャネル領域と、ビット線
に接続されるドレイン領域とを半導体エピタキシャル層
にて前記半導体基板に対し垂直方向に積層形成した垂直
ＭＯＳトランジスタを設けたことを特徴とする半導体メ
モリ装置。 - （２）前記半導体エピタキシャル層に接して、前記半導
体基板と逆導電型の不純物を含む多結晶シリコン層を有
し、この多結晶シリコン層が前記半導体基板と逆導電型
の不純物を有する拡散領域に接するように構成したこと
を特徴とする請求項（１）記載の半導体メモリ装置。 - （３）半導体基板に溝を形成し、この溝の内壁に絶縁膜
を形成し、さらに溝内に絶縁膜に接して電極を満す工程
と、前記電極表面に開口部を有する絶縁膜を形成し、こ
の開口部を有する絶縁膜および開口部上にラテラル・エ
ピタキシャル成長により、第１の層と第２の層と第３の
層とを積層させる工程と、これらの第１、第２、第３の
層をエッチングし、各々垂直ＭＯＳトランジスタのソー
ス領域、チャネル領域、ドレイン領域を形成する工程と
、前記第１、第２、第３の層に接触して前記半導体基板
とは逆導電型の不純物を含む多結晶シリコン層を前記半
導体基板に接触するように形成する工程と、前記チャネ
ル領域の側壁にゲート酸化膜を形成し、さらにこのゲー
ト酸化膜に接してゲート電極を形成する工程と、前記ド
レイン領域に金属配線よりなるビット線を形成する工程
とを有することを特徴とする半導体メモリ装置の製造方
法。 - （４）前記半導体基板とは逆導電型の不純物を含む多結
晶シリコン層が前記半導体基板に接触する領域に、前記
半導体基板とは逆導電型の不純物を含む拡散層を形成す
る工程を設けたことを特徴とする請求項（３）記載の半
導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20964689 | 1989-08-15 | ||
| JP1-209646 | 1989-08-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155666A true JPH03155666A (ja) | 1991-07-03 |
Family
ID=16576244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210204A Pending JPH03155666A (ja) | 1989-08-15 | 1990-08-10 | 半導体メモリ装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03155666A (ja) |
| KR (1) | KR910005461A (ja) |
-
1990
- 1990-08-10 JP JP2210204A patent/JPH03155666A/ja active Pending
- 1990-08-11 KR KR1019900012356A patent/KR910005461A/ko not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR910005461A (ko) | 1991-03-30 |
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