JPH03159149A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造技術に関し、特に
、半導体ウェハのチップ形成領域に集積回路を形成した
段階で、各々の集積回路の電気的試験を一括して行う技
術に適用してを効な技術に関するものである。

〔従来の技術〕

半導体集積回路装置の故障率の時間依存性は、初期不良
領域、偶発故障領域、摩耗故障領域に分類される。これ
らの領域のうち、初期不良領域の故障の発生を意識的に
加速させる工程をニージングチストといい、−船釣に高
温雲囲気中において半導体集積回路装置に電圧を印加し
、これを一定時間放置する方法が採用されている。

ニージングチストは、通常、ウェハから切り出された半
導体チップをパッケージに封止した後に実施されている
が、近年は、コンピュータ用ＬＳＩ等のパッケージング
コスト比率の増加やＣ０Ｂ（Ｃｈｉｐ　Ｏｎ　Ｂｏａｒ
ｄ）等のペアチップ実装技術の進展により、ウェハ段階
におけるテスト技術の開発が急務となっている。

ウェハ段階におけるエージングテストの方法は、次のと
おりである。

すなわち、第６図に示すように、ウェハ５０のチップ形
成領域５１に所定の集積回路を形成した段階で、各々の
チップ形成領域５１毎に複数の通電用のプローブピン５
２を用意し、そのプローブピン５２を各々のチップ形成
領域５１における被試験電極５３に当接してエージング
テストを行っていた。

なお、エージングテストについては、例えば株式会社工
業調査会、昭和６１年１１月２０日発行、「電子材料Ｊ
Ｐ２４９〜Ｐ２５３に記載がある。

〔発明が解決しようとする課題〕

ところが、ウェハに形成された各々のチップ形成領域の
被試験電極にプローブピンを当接する上記従来の技術に
おいては、以下の問題があることを本発明者は見出した
。

すなわち、試験に際してプローブピンと被試験電極との
接続箇所が多いため、これら間の良好な接続を得ること
が非常に困難である問題があった。

特に、プローブピンと被試験電極との接続部の数はチッ
プ形成領域数Ｘ電源ライン数であるから、上記した問題
はウェハに形成されるチップ形成領域の数の増加にとも
なって顕著になる。

本発明は上記課題に着目してなされたものであり、その
目的は、ウェハに複数の集積回路が形成された段階で、
各々の集積回路の電気的試験を一括して行う際に、通電
用のプローブピンと被試験電極との接続部を低減するこ
とにより、これらの間の接続を容易にすることのできる
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

すなわち、ウェハに形成された複数のチップ形成領域に
所定の集積回路を形成した段階で、各々のチップ形成領
域の同一の被試験電極同士を共通配線によって接続し、
前記共通配線を介して各々の集積回路に同時に通電する
ことにより、前記ウェハに形成された集積回路の電気的
試験を一括して行う半導体集積回路装置の製造方法であ
る。

〔作用〕

上記した手段によれば、ウェハ段階における電気的試験
に際して、通電用のプローブピンと各々のチップ形成領
域の被試験電極との接続箇所を大幅に低減することがで
き、これらの間の接続を容易に行うことが可能となる。

〔実施例〕

第１図は本発明の一実施例である半導体集積回路装置の
製造工程中におけるウェハの全体平面図、第２図はこの
ウェハのチップ形成領域を示す要部拡大平面図、第３図
は第２図の■−ｍ線の要部断面図、第４図は共通配線を
形成する配線層位置の変形例を示す要部断面図、第５図
（ａ）、ら）はウェハからチップ形成領域を切り出した
際のチップ形成領域の切断面を示す要部断面図である。

本実施例の半導体集積回路装置の製造方法は、ウェハの
チップ形成領域に集積回路が形成された段階で、ニージ
ングチストを行う方法である。

以下、本実施例の半導体集積回路装置の！！！造方法に
用いられるウェハを第１図〜第５図（ａ）、　　（ｂ）
により説明する。

第１図に示すように、ウェハ１には、四角形状のチップ
形成領域２が図の縦横方向に配列した状態で複数形成さ
れている。各々のチップ形成領域２には、所定の集積回
路が形成されている。

本実施例においては、各々のチップ形成領域２の後述す
る同一の被試験電極同士が、例えばウェハ１上に櫛歯状
に配置された共通配線３ａ、３ｂによって接続されてい
る。共通配線３ａ、３ｂは、例えばアルミニウム（Ａ！
ｌ）、Ａｌ−シリコン（Ｓｉ）合金、あるいはＡ１−３
ｉ　−銅（Ｃｕ）合金等からなる。

共通配線３ａ、３ｂは、それぞれエージング用の電源電
圧（Ｖｃｃ）　、エージング用のＧＮＤ電圧（Ｖ、）を
各々のチップ形成領域２の集積回路に供給するための配
線であり、それぞれ単一の通電用パッド４ａ、４ｂに接
続されている。

したがって、ウェハｌは、エージングテストに際して、
例えば二つの通電用パッド４ａ、４ｂからエージング電
源を供給するだけで複数の集積回路のニージングチスト
を一括して行える構造となっている。

共通配線３ａ、３ｂは、例えば第２図に示すように、チ
ップ形成領域２０周辺を囲むダイシング領域５に配置さ
れている。ダイシング領域５は、ウェハ１の各々のチッ
プ形成領域２を分離し、グイシング工程に際してウェハ
１から個々のチップ形成領域２を切り出すために切断さ
れる領域である。したがって、共通配線３ａ、３ｂの付
加によるチップ形成領域２の集積度の低下やプロセスの
複雑化が抑制されている。

共通配線３ａは、ダイシング領域５に形成された定電圧
回路ブロック６ａおよび電流制御回路ブロック６ｂを介
してチップ形成領域２に形成されたボンディング・パッ
ド７のうち、被試験電極であるＶｃｃ用のボンディング
・パッド７ａに接続されている。

定電圧回路ブロック６ａは、集積回路に供給される電圧
を常に一定に保持する電圧制御回路ブロックである。ま
た、電流制御回路ブロック６ｂは、集積回路に供給され
る電流の量および方向を制御する回路ブロックである。

これらの回路ブロック５ａ、５ｂを付加した理由は、ウ
ェハ１に形成された複数の集積回路の一部に不良回路が
あるとエージング電源の負荷の低減や供給電圧の変動あ
るいは不良回路へのエージング電流の異常な偏り等が発
生する場合があるので、これらを回避するためである。

また、共通配線３ｂは、図示はしないが、必要に応じて
ダイシング領域５に形成された定電圧回路ブロックや電
流制御回路ブロック等を介して、チップ形成領域２の被
試験電極である’Ｊｅｔ用のボンディング・パッドに接
゛続されている。

共通配線３ａ、３ｂは、第３図に示すように、ダイシン
グ領域５に右ける保護膜８の上面に形成されている。し
たがって、この場合、主として集積回路を形成するため
の配線層に共通配線３ａ。

３ｂを形成しないので、チップ形成領域２の集積度を低
下させることなく、ウェハ段階でのニージングチストが
できる。この場合、共通配線３ａ。

３ｂを形成するには、例えば従来の半導体集積回路装置
のＡ１配線プロセスによって形成すれば良い。

また、共通配線３ａ、３ｂは、第４図に示すように、保
護膜８の下層に形成しても良い。この場合、保護膜８の
下層の集積回路を形成するための配線層の配線パターン
の変更のみで共通配線３ａ。

３ｂを形成することができるので、共通配線３ａ。

３ｂの付加によって製造コストを大幅に増加させること
なく、ウェハ段階におけるニージングチストを行うこと
ができる。

また、共通配線３ａ、３ｂは、図示しないが、異なる配
線層に形成しても良い。この場合、共通配線３ａ、３ｂ
を同一配線層に形成した場合に比べて共通配線３ａ、３
ｂがウェハ１の平面上に占める領域を低減できる。

ここで、ウェハｌからチップ形成領域２を切り出した際
のチップ形成領域２の切断面を第５図（ａ）。

（ｂ）に示す。なお、第５図（ａ）、　　（ｂ）には、
共通配線３ａ、３ｂがそれぞれ異なる配線層に形成され
た場合を示す。

図に示すように、ウェハ１から個々のチップ形成領域２
を切り出すと、その切断面には、共通配線３ａ、３ｂの
切断面が露出するが、切り出しの際に共通配線３ａ、３
ｂの切断面に配線ダレ９が生じ、これにより共通配線３
ａ、３ｂ間が短絡することが予想される。

これを防止するため、例えば第５図（ａ）に示すように
、共通配線３ａ、３ｂは、その高さ方向に配線ダレ９に
よる短絡不良を防止するための余裕幅ｄ、をおいて配置
されている。このようにするには、共通配線３ａ、３ｂ
の層間絶縁膜を厚くすれば良い。また、例えば第５図（
ｂ）に示すように、共通配線３ａ、３ｂは、その横方向
に配線ダレ９による短絡不良を防止するための余裕幅ｄ
２　をおいて配置されている。

次に、本実施例の半導体集積回路装置の製造方法である
ニージングチストを説明する。

まず、第１図に示したウニ／％　ｌをエージング電圧を
供給するための通電用プローブビンの設けられたウェハ
治具に装着する。この際、ウエノ＼治具に設けられた通
電用プローブピンが、ウエノ＼１の通電用パッド４ａ、
４ｂ（第１図）に当接される。

次いで、このウェハ治具をエージング処理室内に収容し
、高温雰囲気中で、エージング電圧をウェハ治具の通電
用のプローブビンおよび共通配線３ａ、３ｂ（第１図）
を介してウエノ１１に形成された複数の集積回路に同時
に印加する。

この状態でウェハ１を数時間放置することによって、ウ
ェハ１に形成された複数の集積回路のエージングテスト
を一括して行う。

このように本実施例によれば、以下の効果を得ることが
可能となる。

（１）、各々のチップ形成領域２のＶＣＣ用のボンディ
ング・パッド７ａおよびｖＥ！用のボンディング・パッ
ドをそれぞれ共通配線３ａ、３ｂによって接続し、これ
らを介して各々の集積回路にエージング電圧を一括して
供給することにより、ウェハ段階におけるニージングチ
ストに際して、通電用のプローブピンと各チップ形成領
域２のＶＣＣおよびＶ、用のボンディング・パッドとの
接続箇所を大幅に低減することができ、これらの間の接
続を容易に行うことが可能となる。

（２）、共通配線３ａ、３ｂをダイシング領域５に形成
したことにより、共通配線３ａ、３ｂの付加によるチッ
プ形成領域２の集積度の低下およびプロセス上の複雑化
を抑制することが可能となる。

（３）、共通配線３ａ、３ｂを保護膜８上に形成する場
合は、主として集積回路を形成するための配線層に共通
配線３ａ、３ｂを形成しないので、チップ形成領域２の
集積度を低下させることなく、ウェハ段階におけるニー
ジングチストを行うことが可能となる。

（４）、共通配線３ａ、３ｂを保護膜８の下層に形成す
る場合は、保護膜８の下層の集積回路を形成するための
配線層の配線パターンの変更のみで共通配線３ａ、３ｂ
を形成することができるので、共通配線３ａ、３ｂの付
加によって製造コストを大幅に増加させることなく、ウ
ェハ段階におけるニージングチストを行うことが可能と
なる。

（５）、共通配線３ａ、３ｂを異なる配線層に形成する
場合は、共通配線３ａ、３ｂを同一配線層に形成する場
合に比べて共通配線３ａ、３ｂがウニ／％ｌの平面上に
占める領域を低減することが可能となる。

（６）、各々のチップ形成領域２に形成された集積回路
への電流量、電流方向あるいは電圧を制御する回路ブロ
ックを付加したことにより、ウェハ１に不良回路が混在
する場合でも、この不良回路への電力供給を制限するこ
とが可能となる。このため、エージング用電源の負荷の
低減やエージング電圧の変動あるいは不良回路へのエー
ジング電流の異常な偏り等を防止することができ、ウェ
ハ１に形成された複数の集積回路全体に安定したエージ
ング電圧を供給することが可能となる。この結果、ウェ
ハ段階におけるエージングテストの信頼性を大幅に向上
させることが可能となる。

（７）、共通配線３ａ、３ｂを、ダイシング時に発生す
る配線ダレ９よりも広い間隔をおいて配置することによ
り、ダイシング時に発生した配線ダレ９によって共通配
線３ａ、３ｂ間が短絡する問題を防止することが可能と
なる。

（８〕、上記（１）、　（６）、　（７）により、信頼
性の高い半導体集積回路装置を提供することが可能とな
る。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、前記実施例にふいては、チップ形成領域の被試
験電極と共通配線との間に、定電圧回路ブロック、電流
制御回路ブロックを介在した場合について説明したが、
これらを設けな（とも良い。

この場合、共通配線を設けた後、共通配線における不良
回路への入出力配線部分を、例えばレーザ等により切断
してやれば良い。

また、前記実施例においては、共通配線をダイシング領
域に形成した場合について説明したが、これに限定され
るものではなく、チップ形成領域に形成しても良い。共
通配線をチップ形成領域の保護膜上１１形成した場合に
おいて、例えば保護膜上の共通配線が半導体チップの実
装時に問題となる場合には、ニージングチストが終了し
た後、共通配線をエッチアウトあるいはビールアウトす
れば良い。

また、ボンディング・パッドをバンブ電極としても良い
ｉこの場合、Ｂ　Ｌ　Ｍ　（Ｂａｌｌ　　Ｌｉｍｉｔｉ
ｎｇＭｅｔａｌｉｚａｔｉｏｎ　）を形成する際に保護
膜上に共通配線を同時に形成すれば良い。なお、この場
合、共通配線は、クロム（Ｃｒ）−Ｃｒ／Ｃｕ−金（Ａ
Ｕ）の積層構造あるいはＣｒ−ニッケル（Ｎｉ）／　Ｃ
ｕ　−Ａ　ｕの積層構造からなる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるニージングチストに
適用した場合について説明したが、これに限定されず種
々適用可能であり、例えばウェハ段階における半導体集
積回路装置に対して一括して電気的試験を行う他の電気
的試験に適用することが可能である。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、ウェハに形成された複数のチップ形成領域に
所定の集積回路を形成した段階で、各々のチップ形成領
域の同一の被試験電極同士を共通配線によって接続し、
前記共通配線を介して各々の集積回路に同時に通電する
ことにより、前記ウェハに形成された集積回路の電気的
試験を一括して行う請求項１記載の発明によれば、ウェ
ハ段階に右ける電気的試験に際して、通電用のプローブ
と各チップ形成領域の被試験電極との接続部を大福に低
減することができ、これらの間の接続を容易に行うこと
が可能となる。

【図面の簡単な説明】 第１図は本発明の一実施例である半導体集積回路装置の
製造工程中に右けるウェハの全体平面図、・第２図はこ
のウェハのチップ形成領域を示す要部拡大平面図、 第３図は第２図のｎＩ−ＩＩＩ線の要部断面図、第４図
は共通配線を形成する配線層位置の変形例を示す要部断
面図、 第５図（ａ）、わ）はウェハからチップ形成領域を切り
出した際のチップ形成領域の切断面を示す要部断面図、 第６図は従来のニージングチストを説明するウェハの斜
視図である。 ｌ・・・ウェハ　２・・・チップ形成領域、３ａ、３ｂ
・・・共通配線、４ａ、４ｂ・・・通電用パッド、５・
・・ダイシング領域、６ａ・・・定電圧回路ブロック、
６ｂ・・・電流制御回路ブロック、７・・・ボンディン
グ・パッド、７ａ・・・ＶｏＣ用のボンディング・パッ
ド（被試験電極）、８・・・保護膜、９・・・配線ダレ
、ｄ、、ｄ２　・・・余裕幅。 第 ３ 図 ８：保！！膜 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、ウェハに形成された複数のチップ形成領域に所定の
   集積回路を形成した段階で、各々のチップ形成領域の同
   一の被試験電極同士を共通配線によって接続し、前記共
   通配線を介して各々の集積回路に同時に通電することに
   より、前記ウェハに形成された集積回路の電気的試験を
   一括して行うことを特徴とする半導体集積回路装置の製
   造方法。 ２、前記共通配線を保護膜の上層または下層に形成する
   ことを特徴とする請求項１記載の半導体集積回路装置の
   製造方法。 ３、前記共通配線をダイシング領域に配置することを特
   徴とする請求項１記載の半導体集積回路装置の製造方法
   。 ４、前記共通配線と各々のチップ形成領域の被試験電極
   との間に、電流方向制御機能、電流量制御機能、電圧制
   御機能のうち、いずれか一つ以上の機能を備える回路ブ
   ロックを介在させることを特徴とする請求項１記載の半
   導体集積回路装置の製造方法。 ５、前記共通配線の高さ方向または横方向の配線間隔に
   、ダイシングに際して共通配線の切断面に形成された配
   線ダレによる共通配線間の短絡不良を防止するための余
   裕幅を設定したことを特徴とする請求項１記載の半導体
   集積回路装置の製造方法。