JPH03163627A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 第工および第２の発明は、情報処理装置の命令処理装置
に関し、特に、第ｌの発明は、バイブライン命令処理機
構を備え単一マシンサイクルで命令を実行するＲＩＳＣ
型マイクロプロセッサに関し、第２の発明は複数命令を
並列して実行する並列命令処理装置、およびバイブライ
ン機構を利用し高速処理を実現するパイルライン命令処
理装置に関する。

〔従来の技術〕

（１）第１の発明における従来の技術では、計算機シス
テムの高性能化に伴い、様々なパイプライン構成の計算
機が開発されているが、マシンサイクルの高速化のため
に、オペランドの読み出しとオペランドの書き込みをそ
れぞれひとつのパイルライン●ステージに位置付けたパ
イプライン方式が使用されることが多い。この種のパイ
プライン方式では、第３図（ａ）の従来の命令処理装置
のパイプラインのタイミングチャートに示すよろに、 ◆メモリからの命令フェッチ（ＩＦステージと略す）、 ●汎用レジスタ●ファイルからのオペランド●フェッチ
（ＯＦステージと略す）、 ●命令の実行（ＥＸステージと略す）、●汎用レジスタ
●ファイルへのオペランド●ライト（ＯＷステージと略
す） の４つのステージからパイプラインを構成する。

パイプラインの各ステージの処理はエマシンサイクルで
実行できるため、１マシンサイクル毎に命令が実行でき
る。また、各処理が細分化されているため、マシンサイ
クル自体も高速化できる。このため高性能な命令処理装
置が提供できる。

（２）また、第２の発明における従来の技術では、以下
のような技術がある。

（ａ）ＶＬＩＷ型並列計算機 Ｖ　Ｌ　Ｉ　Ｗ　（Ｖｅｒｙ　Ｌｏｎｇ　Ｉｎｓｔｒｕ
ｃｔｉｏｎ　Ｗｏｒｄ）方式は、第８図に示すように、
比較的長い命令を多数のフィールドに分散し、各々のフ
ィールドで多数の演算器、レジスタ、相互結合網、メモ
リ等を独立して制御することにより並列処理を実現する
ものである。

ＶＬＩＷ方式では、演算の並列性はコンパイル時に抽出
され、コンパイラが並列演算可能なものをｌつの命令に
合成する。並列演算器の数に近い並列度が得られる場合
に、高速処理が達成できる。

しかし、並列度の低い場合には、命令フィールドに空き
ができて命令のビット使用効率が低下する。

どの程度命令フィールドを埋めることができるかはコン
パイラの能力およびソース●プログラムに依存する。

ＶＬＩＷ方式では、プログラムの並列性の抽出をコンパ
イル時に実行するため、データの依存関係の検出等の複
雑な処理を行なう必要がない。したがって、ハードウェ
ア構成が簡単にできる。

ＶＬＩＭ方式は、水平型マイクロ命令方式から派生した
考え方に基づいており、機能レベルの低い演算器による
きめ細かな並列処理（低レベル並列処理）に適している
。

（ｂ）命令パイプライン処理 計算機システムにおける機械命令の実行過程は、命令フ
ェッチ（読み出し二〇Ｆと略す）、命令デコード（解読
：ＩＤと略す）、オペランド●アドレス生成（ＯＡと略
す）、オペランド●フェッチ（ＯＤと略す）、演算実行
（ＥＸと略す）、結果の書き戻し（ＷＢと略す）を逐次
的に進めることによってなされる。命令パイプライン方
式は、この命令実行の各ステージがオーバラツプして実
行される。各実行ステージの実行時間が同一でそれがマ
シン・サイクルに等しいとき、命令パイプライン方式は
最大の性能を発揮し、演算結果は１マシン・サイクル毎
に得られることになる。

命令パイプラインの流れを乱す要因としては、●先行命
令の演算結果を後続命令が必要とする場合 ●先行命令が後続命令のオペランド●アドレスを決定す
る場合 ●分岐が起こる場合 ●メモリ●アクセスの競合 ●先行命令が後続命令の内容を書き換える場合●割り込
み／例外が発生した場合 ●命令が複雑で演算実行に複数マシン・サイクル必要と
する場合 などがある。

これらの命令パイプラインを乱す要因を最小限に抑える
ために種々の工夫がなされている。例えば、条件分岐に
よりパイプラインの乱れを抑える工夫として、プログラ
ム●ループが格納できるような大きな命令バッファを使
用するループ●バッファ方式、条件成立および条件不成
立両方の場合の命令系列を処理する複数命令流方式、分
岐命令・の履歴情報から分岐を予測する分岐予測方式な
どが知られている。

最近の高性能マイクロプロセッサの分野では、機械命令
セットを簡素化し高速処理を達成しようというＲ　Ｉ　
Ｓ　Ｃ　（Ｒｅｄｕｃｅｄ　Ｉｎｓｔｒｕｃｔ１ｏｎ　
Ｓｅｔ　Ｃｏｍ−ｐｕｔｏｒ　）のアプローチが注目さ
れている。

ＲＩＳＣのアプローチは、高級言語プログラムのトレー
ス結果の解析と、スパーコンピュータＣｒａｙ−１のハ
ード●ワイヤード論理の成功から生まれたもので、 ●レジスターレジスタ間演算を基本とする簡素な命令セ
ット ●パイプラインの重視 ●１マシン・サイクル実行 ●最新コンパイラ技術の適用 などを特徴とする レジスターレジスタ演算を基本とする命令セットは、オ
ペランド●アドレス生成（ＯＡ）を不要にした。また、
シンプルな命令セットは命令デコードを簡単にし、命令
デコード（ＩＤ）をオペランド●フェッチ（ＯＦ）ステ
ージに含めることが可能となった。さらに、各ステージ
における処理のバランスを考慮され、第１０図に示すよ
うに、●命令フェッタ＆オペランド●フェッチ（ＩＦ／
ＯＦ） ●命令実行（ＥＸ） ●オペランド●ライト（ＯＷ） の３ステージで構戚される命令パイプラインが開発され
ている。

この命令パイプラインでは、命令１が分岐命令の場合、
その実行ステージ（ＥＸ）が終了して初めて、命令２の
フェッチが可能となる。したがって、命令１の実行中に
フェッチした命令は無効化する必要があり、命令パイプ
ラインに１マシン・サイクルの空きが生じ性能が低下す
る。

この性能の低下を最小限に抑えるために、遅延分岐機構
が利用されている。これは、第１１図に示すように分岐
命令はその発行から１マシン・サイクル遅れて実行され
る遅延型命令であるとみなし、コンパイラによる命令ス
ケジューリングにより分岐命令直後の命令スロットを有
効な命令で埋めることにより、パイプラインの乱れを無
くし性能を維持しようとするものである。分岐命令直後
の命令スロットに有効な命令を埋め込むことができなか
った場合には、その命令スロットにはＮｏＰ命令を埋め
込む必要がある。この場合にはもちろん性能の低下があ
る。

どの程度の遅延命令スロットを有効な命令で埋めること
ができるかは、コンパイラの性能に依存する。現在、最
新のコンパイラ技術を用いた場合、遅延命令スロットの
約８０〜９０パーセントを有効に利用することが可能と
なっている。

〔発明が解決しようとする課題〕

（１）第１の発明に対する前述のバイブライン構成を採
用した従来の命令処理装置では、第３図（ｂ）に示すよ
うに、命令１が分岐命令の場合には、後続の命令である
命令２の最初のステージ（ＩＦステージ）は、分岐命令
のＥＸステージが終了するマシン・サイクルｔ４まで待
たされる。これは、分岐命令における分岐の成立／不成
立および分岐先アドレスの計算がＥＸステージで実行さ
れるためである。

従って、従来の命令処理装置では、分岐命令が実行され
る度に命令の実行パイプラインに空きが生じることにな
る。すなわち、分岐命令と後続の命令は並列して実行さ
れないため最大限の実行速度が得られないという欠点を
有する。

（２）第２の発明に対する前述のＶＬＩＷ方式と命令パ
イプライン方式を組み合わせ並列パイプライン命令処理
装置を構成しようとした場合を考える。例えば、命令パ
イプライン方式の命令処理装置を４つ並列に並べ、４つ
のフィールドを持つＶＬＩＷ型の命令を実行する並列パ
イプライン命令処理装置を考えてみよう。

この並列パイプライン命令処理装置の命令パイプライン
は、上述したＲＩ　ＳＣマイクロプロセッサの命令パイ
プラインと同じ１マシン・サイクルの分岐遅延を持って
いるとする。すると、この並列パイプライン命令処理装
置はｌスロットの遅延命令スロットを持つことになるが
、１命令が４つの命令フィールドから構成されているた
め、実効的に４命令分の遅延命令スロットが生じること
になる。さらに、分岐命令を含む命令自身が持つ３つの
命令フィールドも、命令の依存関係を考慮すると遅延命
令スロットと同じ扱いをする必要がある。したがって、
この４並列パイプライン命令処理装置は、７個の遅延命
令スロットを持つ直列ノｆイプライン命令処理装置と等
価であると考えることができる。

このような数多くの空き命令スロットに有効な命令を埋
め込んで活用する命令スケジ．　　ＩＪ冫グはきわめて
難しく、ほとんどの部分にＮＯＰ命令を埋め込まなけれ
ばならなくなる。先にも述べたように１つの空き命令ス
ロットの利用率でさえ８０〜９０パーセントであり、７
個の空き命令スロットを有効利用することは至難の技で
ある。従って、分岐遅延が１マシン・サイクルある従来
のノくイブライン構成をとった並列パイプライン，命令
処理装置では、分岐命令の実行によりその処理性能が著
しく低下するという欠点がある。

〔課題を解決するための手段〕

第１の発明の命令処理装置の構成は、単一マシン・サイ
クルで実行できる命令セットを有し、該命令を記憶する
第一の記憶手段と、オペランドを記憶する第二の記憶手
段と、前記第一の記憶手段から前記命令を読み出すため
の命令読み出し手段と、読み出された該命令を実行する
のに必要なオペランドを前記第二の記憶手段から読み出
すオペランド読み出し手段と、読み出された該オペラン
ドを使用して命令を実行する命令実行手段と、命令実行
の結果得られた該オペランドを前記第二の記憶手段に書
き込むオペランド書き込み手段とを有し、前記命令の読
み出し、前記オペランドの読み出し、前記命令の実行、
前記オペランドの書き込みからなるパイプライン命令処
理機構を備えた計算機システムにおいて、分岐先のアド
レスを生成する分岐アドレス生成手段をさらに備え、前
記第一の記憶手段から前記命令読み出し手段によって読
み出された命令が分岐命令であった場合には、前記オペ
ランドの読み出しのマシン・サイクルにおいて前記分岐
アドレス生成手段における分岐アドレスの生成を同時に
おこなうことによって分岐命令実行時のパイプラインの
乱れをな＜シ、パイプライン動作を高速化することを特
徴とする。

また、第２の発明の構成は、ｎ個（ｎはｎ≧２の自然数
）の命令の並列の並びからなる命令列を有し、該命令列
を記憶する第一の記憶手段と、該第一の記憶手段から前
記命令列を読み出すための命令列読み出し手段と、読み
出した前記命令列中のｎ個の前記命令に対応し、前記命
令が指定する命令を処理するｎ個の命令処理手段と、ｎ
個の該命令処理手段が使用するオペランドを記憶し、ｎ
個の前記命令処理手段から独立してリード／ライト可能
な第二の記憶手段とを備え、ｎ個の命令を並列に処理す
る命令処理装置において、前記命令処理手段中のｎ−１
個の命令処理手段は、前記命令が指定する命令の実行に
必要なオペランドを前記第二の記憶手段から読み出すオ
ペランド読み出し手段と、読み出した該オペランドを使
用して命令を実行する命令実行手段と、命令実行の結果
得られた該オペランドを前記第二の記憶手段に書き戻す
オペランド書き込み手段とを備え、前記命令列の読み出
しおよび前記オペランドの読み出しを実行する第一のス
テージ，前記命令の処理を実行する第二のステージ，前
記オペランドの書き込みを実行する第三のステージで構
成されるパイプライン命令処理機構により分岐命令以外
の命令を実行し、一方、前記命令処理手段中の残る１個
の命令処理手段は、前記命令が指定する条件分岐命令の
実行に必要なオペランドを前記第二の記憶手段から読み
出すオペランド読み出し手段と、次に実行する命令列の
アドレスを生成するアドレス生成手段とを備え、前記オ
ペランドの読み出しおよび前記アドレスの生成を並列に
実行し、前記命令列の読み出し，前記オペランドの読み
出しおよび前記アドレスの生成を単一マシン・サイクル
で実行する分岐制御機構により分岐命令を実行し、分岐
遅延による空き命令スロットの増加を抑えたことを特徴
とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は第１の発明の一実施例の構成を示すブロック図
、第２図は第１図の実行タイミングチャートである。

第１図において、１１は命令フェッチ手段、１２はオペ
ランド●フェッチ手段、１３は命令実行手段、１４はオ
ペランド●ライト手段、１５は命令メモリ、１８は読み
出しポートを２つと書き込みボートを１つ備えた汎用レ
ジスタ●ファイル、１７は命令をフェッチするアドレス
を１ずつインクリメントするインクリメンタ、１８はマ
ノレチプレクサ、１９は命令フェッチ手段１１によって
フェッチした命令が分岐命令である場合に分岐先アドレ
スを計算する分岐アドレス生成手段、１０１，１０２，
１０５，１０９，１１０はフェッチした命令を転送する
命令バス、１０３，１０４，１１３はフェッチしたオペ
ランドを転送するソース●オペランド●バス、１０８は
命令実行結果を転送するデスティネーシロン◆オペラン
ド●バス、１０７，１０８，１１１，１１２は命令アド
レス●パス、１１４，１１６はレジスタ●アドレス●バ
ス、１１５はオペランド●フェッチに使用するレジスタ
●リード●バス、１１７はオペランドのフェッチおよび
ライトに時分割して使用するレジスタ●リード／ライト
●バスである。

第２図において、工Ｆは命令フェッチ●サイクル、ＯＦ
／ＢＡはオペランド●フェッチ／分岐アドレス生成サイ
クル、ＥＸは命令実行サイクル、ＯＷはオペランド●ラ
イト●サイクルである。

第１図および第２図を用いて本実施例における命令処理
の流れを説明する。ここでは、第２図における命令１の
流れを説明する。

命令フェッチ手段ｌ１は、マシン・サイクルｔ１の前半
の半サイクルで、命令アドレスを命令アドレス●バス１
０８を介してマルチプレクサに出力し、マルチプレクサ
が命令アドレス●バス１０７を介して送出した命令アド
レスによって、命令メモリ１５から読み出された命令を
命令バス１０９を経由してフェッチする。ここで、マル
チプレクサ１８が送出する命令アドレスとはー、命令バ
ス１０８および１１１から得られる２つの命令アドレス
のうち、ソース●オベランド●バス１１３の内容によっ
て選択されたどちらか一方の命令アドレスである。

フェッチした命令は、次のマシン・サイクルｔ２が開始
するタイミングで、命令バス１０１を介してオペランド
●フェッチ手段１２に転送されるとともに、命令が分岐
命令の場合には、マシン・サイクルｔ１の後半の半サイ
クルが開始するタイミングで、命令バス１１０を介して
分岐アドレス生成手段１９に転送される。また、インク
リメンタ１７は、命令アドレス●バス１０７の命令アド
レスを１だげ加算した値を、命令アドレス●バス１１２
を介して命令フェッチ手段ｌ１に送出する。

オペランド●フェッチ手段１２は、マシン・サイクルｔ
１の後半の半サイクルで、命令パス１０１を介して転送
された命令に基づいて、オペランドをフェッチするレジ
スタのアドレスを、レジスタ●アドレス●バス１１４お
よび１１６に送出し、汎用レジスタ●ファイルｌ６から
レジスタ◆りード●バス１１５およびレジスタ●リード
／ライトバス１１７の２つのバスを介してオペランドを
フェッチする。

オペランドのフェッチが完了すると、命令は命令パス１
０２を介して、フェッチした２つのオペランドはソース
●オペランド●バス１０３および１０４を介して、次の
マシン・サイクルｔ２が開始するタイミングで命令実行
手段１３に転送される。また、命令が分岐命令の場合に
は、分岐の成立／不成立を決定するオペランド情報がソ
ース●オベランド●バス１１３を介してマルチプレクサ
１８に転送される。

分岐アドレス生成ユニットｌ９は、マシン・サイクルｔ
１の後半の半サイクルで、命令バス１１０を介して転送
された命令に基づいて生成した分岐先アドレスをマルチ
プレクサ１８に送出する。

命令実行手段１３は、ソース●オペランド●バス１０３
および１０４を介して転送されたオペランドを使用し、
命令バス１０２を介して転送された命令を１マシン・サ
イクル（ｔ２）で実行する。実行が完了した命令は、命
令バス１０５を介し、また命令実行の結果得られたデー
タは、デスティネーシ１ン●オペランド●バス１０６を
介して、次のマシン・サイクル●ｔ３が開始するタイミ
ングでオペランド●ライト手段１４に転送される。

オペランド●ライト手段１４は、マシン・サイクルｔ３
の前半の半サイクルで、命令バス１０５を介して転送さ
れた命令に基づいて、オペランドを書き込むレジスタの
アドレスをレジスタ●アドレス●バスエエ６に送出し、
またデスティネーシロン●オペランド●バス１０６を介
して転送されたオペランドを、レジスタ●リード／ライ
ト●バス１１７を介して送出し、汎用レジスタ●ファイ
ル１６に書き込む。なお、前述のレジスタ書き込みは、
マシン・サイクルｔ３の前半の半サイクル間で行なわれ
、オペランド●ライト手段１４はマシン・サイクルｔ３
の後半の半サイクルはアイドル状態となる。

個々の命令は以上述べたような動作で実行される。これ
らの動作は各マシン参サイクル毎に重ね合わされて命令
パイプラインを構成する。

さて、第３図（ｂ）において、命令１が分岐命令の場合
には、分岐アドレス生成手段Ｉ９は、ｔ１の後半の半サ
イクル（ＯＦ／ＢＡステージ）で、命令バス１１０を介
して命令フェッチ手段１１から転送された命令に基づい
て分岐先アドレスを生成し、ｔ２が開始するタイミング
で、命令アドレス●バス１１１を介してマルチプレクサ
１８に送出ナる。また、オペランド●フエツチ手段ｌ２
は、成立／不成立を決定するオペランド情報をソース●
オベランド●バス１１３を介してマルチプレクサ１８に
転送する。

分岐命令の後続の命令である命令２の最初のマシン・サ
イクル（ｔ２）の前半の半サイクル（■Ｆステージ）で
は、マルチブレクサ１８は、命令フェッチ手段１１から
命令アドレス●バス１０８を介して転送された命令アド
レスと、分岐アドレス生成手段１９から命令アドレス●
バス１１１を介して転送された命令アドレスのふたつの
命令アドレスから、オペランド●フェッチ手段１２から
転送されたオペランド情報により適切なアドレスを選択
し、命令アドレス●バス１０７に送出する。

命令フェッチ手段１１は、マルチプレクサが命令アドレ
ス●バス１０７を介して送出した命令アドレスによって
命令メモリ１５から読み出された命令を、命令バス１０
９を経由してフェッチする。

すなわち、命令２の命令フェッチ●サイクルはマシン・
サイクルｔ２で実行できる。

従って、分岐命令と後続の命令の間でも、命令の実行パ
イプラインに空きが生じないため、並列に実行できる。

ところで、本実施例の命令パイプラインにおいては、第
２図に示すように、命令１のＯＷサイクルと命令３のＯ
Ｆ／ＢＡサイクルは排反するタイミングで動作するため
、汎用レジスタ●ファイル１６とオペランド●フェッチ
手段１２およびオペランド●ライト手段１４を接続する
バスは共有できる。

なお、本発明は前述の実施例に制限されることなく他の
適切な構成によっても実現できることはいうまでもない
。

次に、第２の発明について図面を参照して説明する。

第４図は、ｎ＝４の場合の本発明の一実施例のブロック
図であり、４つの命令から構成されるＶＬＩＷ型の並列
命令列により、４つの命令を並列に実行する並列パイプ
ライン命令処理装置の構成を示したものである。

第４図において、４１１は命令列メモリ、４１２は命令
列フェッチ手段、４１３は８つの読み出しポートと４つ
の書き込みボートを備えたデータ●レジスタ、４１４〜
４１７はオペランド●フェッチ手段、４１８は次にフェ
ッチする命令列のアドレスを生成するアドレス生成手段
、４１９〜４２１は命令実行手段、４２２〜４２５はオ
ペランド●ライト手段、４１０１は命令列をフェッチす
るための命令列パス、４１０２はアドレス●バス、４１
０３〜４１０６はフェッチした命令を転送する命令バス
、４１０７〜４１１０は命令の実行に必要なオペランド
のフェッチに使用する２本のレジスタ●リード●バス、
４１１１〜４１１４はフェッチしたオペランドを転送す
る２本のソース●オベランド●バス、４１１５〜４１１
８は命令実行結果を転送するデスティネーション●オペ
ランド●バス、４１１９〜４１２２はオペランドの書き
込みに使用するレジスタ●ライト●バスである。

第５図は、第４図の構成を持つ並列パイプライン命令処
理装置の命令フォーマットを示すものである。

第７図は、第２の発明のバイブラインの構造を示す図で
ある。図中の略号の意味は次のとおりである。

ＩＦ・・・命令列フェッチ ＯＦ・・・オペランド●フェッチ ＡＧ・・・アドレス生成 ＥＸ・・・命令実行 ＯＷ・・・ライト●バック 第８図は、条件分岐命令を含むプログラム●シ一ケンス
の例を示す図、第９図は、第２の発明における命令パイ
プラインの動作を示す図であり、第８図に示すプログラ
ム●シーケンスを実行する場合のパイプライン動作を示
している。

第９図において、 ＩＦは命令列フェッチ、 ＯＦはオペランド●フェッチ、 ＡＧは分岐アドレス生成、 演算１〜６および演算１０〜１２はそれぞれの命令実行
、 ＷＢはオペランドのライト●バック を表わす。

はじめに、第４図および第５図を用いて命令列が実行さ
れる場合の動作を説明する。

命令列フェッチ手段４１２は、アドレス●バス４１０２
で指定される命令列を、命令列メモリ４１１から命令列
バス４１０１を介してフェッチする。命令列フェッチ手
段４１２は、第５図に示した命令１，命令２．命令３お
よび分岐命令の各命令を、それぞれ４１０３，４１０４
，４１０５および４１０６の命令バスを介してオペラン
ド●フェッチ手段４１４〜４１７およびアドレス生成手
段４１８にそれぞれ転送する。

ついで、オペランド●フェッチ手段４１４〜４１７は、
転送された各命令をデコードし、各命令で使用するオペ
ランドを各々レジスタ●リード●バス４１０７〜４１１
０を介してデータ●レジスタ４１３からフェッチする。

オペランド●フェッチ手段４１４〜４１６は、フェッチ
したオペランドをそれぞれソース●オベランド●バス４
１１２〜４１１４を介してそれぞれ命令実行手段４１９
〜４２１に転送する。一方、オペランド●フェッチ手段
４１７は、フェッチしたオペランドをソース●オペラン
ド●バス４１１１を介してアドレス生成手段４１８に転
送する。ここまでの動作はすべての命令処理に関して同
じである。

命令実行手段４１９〜４２１は、ソース●オペランド●
バス４１１２〜４１１４を介して転送されたオペランド
を使用して各命令をそれぞれ実行し、それぞれの実行結
果をデスティネーシロン●オペランド●バス４１１６〜
４１１８を介してオペランド●ライト手段４２３〜４２
５へ転送する。

オペランド●ライト手段４２３〜４２５は、各結果オペ
ランドを各命令が指定するレジスタにレジスタ●ライト
●バス４１１９〜４１２１を介してそれぞれ書き戻す。

一方、アドレス生成手段４１８は、内部に保持している
命令列アドレスをインクリメントし次アドレスを生成す
る。それと同時に、命令バス４１０６を介して与えられ
た分岐命令をデコードし、分岐先アドレスの生成を実行
する。そして、ソース●オベランド●バス４ｌ１１を介
して与えられたオペランドを参照して分岐条件の成立／
不成立を判定し、分岐が発生する場合には分岐先アドレ
スを、分岐が発生しない場合には次アドレスをアドレス
●バス４１０２に出力する。また、分岐命令が同時に次
アドレスをレジスタへ格納する動作を伴うもの、すなわ
ちブランチ●アンド●リンク命令の場合には、分岐先ア
ドレスがアドレス●バス４１０２に出力されるとともに
、次アドレスがデスティネーシロン●オベランド●バス
４１１５を介してオペランド●ライト手段２２に転送さ
れる。ついで、オペランド●ライト手段４２２は次アド
レスをオペランドとしてレジスタ●ライト●バス４１２
２を介してデータ●レジスト１３に書き戻す。

以上述べた処理のタイミングを第６図を用いて説明する
。第６図は、一つの命令列が実行される際の処理の流れ
を示す図である。１〜３ライン目の処理が命令工〜命令
■の処理に対応する。いちばん下の２ラインに渡る処理
が分岐命令の処理に対応する。第４図における、命令列
フェッチ手段４１２が命令列をフェッチするタイミング
がＩＦに対応する。同様に、オペランド◆フェッチ手段
４１４〜４１７によるレジスタからのオペランドのフェ
ッチ、アドレス生成手段４１８により次アドレスおよび
分岐先アドレスの生成、命令実行手段４１９〜４２１に
より命令の実行、オペランド●ライト手段４２２〜４２
５によるレジスタへのオペランド●ライトのタイミング
がそれぞれＯＦ，ＡＧ，ＥＸおよびＷＢに対応する。

さて、本実施例の並列パイプライン命令処理装置が第７
図に示したプログラム●シーケンスを処理する場合を考
えてみよう。このシーケンスでは命令列２が条件分岐命
令を含んでおり、条件成立によりシーケンスが命令列２
からの命令列Ａへ分岐する。

第８図に、第７図のシーケンスが実行される場合のパイ
プラインの動作を示す。命令列２の処理において、分岐
フィールドを処理するパイプラインは、オペランド●フ
ェッチと同時に、次アドレスの生成と分岐先アドレスの
生成を並列して実行しており、フェッチしたオペランド
の内容を使用してｔ２サイクルの終了時に、次アドレス
を使用するか分岐先アドレスを使用するかを決定し、ア
ドレス●バス４ｌ０２に出力することができる。

したがって、ｔ３サイクルから命令Ａの処理を開始する
ことができる。

従って、分岐を含む命令列の実行時にも、パイプライン
に空きが生じることはなく、コンパイラが埋めなければ
ならない命令の空きスロットを従来のものに比べて少な
くでき、効率の高い並列バイブライン命令処理装置が実
現できる。

例えば、１マシン・サイクルの分岐遅延を持つ従来装置
で、最大性能を発揮させるために、コンパイラが命令４
〜命令６の３つの命令スロット、さらに続く遅延命令列
中の３つ命令スロット、合計６つの命令スロットに有効
な命令を埋め込む必要がある。これに対し、本実施例の
並列パイプライン命令処理装置では、命令４〜命令６の
３つの命令スロットを有効な命令で埋めればよい。

なお、本発明は前述の実施例に制限されることなく他の
適切な構成によっても実現できることは言うまでもない
。

〔発明の効果〕

以上説明したように、第１の発明では、パイプライン計
算機において、分岐命令が実行された場合にもパイプラ
イン動作が乱れずに命令が並列実行されるために、命令
の実行を高速化できるという効果があり、また、汎用レ
ジスタの読み出し／書き込み使用するバスを時分割で使
用し共有化できるためにハードウェア量を削減できると
いう効果がある。

また、以上説明したように第２の発明の並列パイプライ
ン命令処理装置は、分岐命令を持つ命令列による命令の
空きスロットの発生がないために、簡単なハードウェア
とコンパイル時の並列命令スケジューリングにより並列
処理を実現するＶＬＩＷ型並列処理と、命令パイプライ
ン方式による高速処理とを組み合わせた、効率の高い並
列パイプライン命令処理装置を実現することができると
いう効果があり、また、コンパイラが埋めなければなら
ない空き命令スロットを少なくできるため、並列命令ス
ケジューリングが容易になるという効果がある。

【図面の簡単な説明】

第１図は第１の発明の一実施例の構成を示すブロック図
、第２図は第１図のパイプラインのタイミング図、第３
図（ａ）は従来の命令処理装置のパイプラインのタイミ
ング図、第３図（ｂ）は従来の命令処理装置における分
岐命令のパイプラインのタイミング図、第４図はｎ＝４
の場合の第２の発明の一実施例の構成を示すブロック図
、第５図は第４図の構成を持つ並列パイプライン命令処
理装置の命令フォーマットを示す図、第６図は第２の発
明のパイプラインを示す図、第７図は条件分岐命令を含
むプログラム●シーケンスの図、第８図は第７図に示す
命令を実行した場合の命令パイプラインの動作を示す図
、第９図はＶＬＩＷ方式の並列計算機の原理を示す図、
第１０図は従来の直列命令処理装置の命令パイプライン
を示す図、第１１図は従来のパイプラインにおける分岐
発生時の動作を示した図、第１２図は従来のパイプライ
ンにおける遅延分岐命令の動作を示した図である。 ＡＧ・・・アドレス生成、ＥＸ・・・命令実行サイクル
、ＩＦ・・・命令フェッチ●サイクル、ＯＦ・・・レジ
スタ●フェッチ●サイクル、ＯＷ・・・レジスタ●ライ
ト●サイクル、１１・・・命令フェッチ手段、１２・・
・オペランド●フェッチ手段、１３・・・命令実行手段
、１４・・・オペランド●ライト手段、１５・・・命令
メモリ、１６・・・汎用レジスタ●ファイル、１７・・
・インクリメンタ、１８・・・マノレチプレクサ、１９
・・・分岐アドレス生成手段、１０１〜１０２・・・命
令バス、１０３〜１０４オソース●オペランド●バス、
１０５・・・命令バス、１０６・・・デスティネーシロ
ン●オペランド●バス、１０７〜１０８・・・命令アド
レス●バス、１０９〜１１０・・・命令バス、１１１〜
１１２・・・命令アドレス●バス、１１３・・・ソース
●オペランド●バス、１１４・・・レジスタ●アドレス
●バス、１１５・・・レジスタ●リード●バス、１１６
・・・レジスタ●アドレス●バス、１１７・・・レジス
タ●リード／ライト●バス、４１１・・・命令列メモリ
、４１２・・・命令列フェッチ手段、４１３・・・デー
タ●レジスタ、４１４〜４１７・・・オペランド●フェ
ッチ手段、４１８・・・アドレス生成手段、４１９〜４
２１・・・命令実行手段、４２２〜４２５・・・オペラ
ンド●ライト手段、４１０１・・・命令列バス、４１０
２・・・アドレス●バス、４１０３〜４１０６・・・命
令バス、４１０７〜４１１０・・・レジスタ●リード●
バス、４１１１〜４１１４・・・ソース●オペランド●
バス、４１１５〜４１１８・・・デスティネーシロン●
オペランド●ノ｛ス、４１１９〜４１２２・・・レジス
タ●ライト●ノイス。

Claims (1)

1. 【特許請求の範囲】 　１、単一マシン・サイクルで実行できる命令セットを
   有し、該命令を記憶する第一の記憶手段と、オペランド
   を記憶する第二の記憶手段と、前記第一の記憶手段から
   前記命令を読み出すための命令読み出し手段と、読み出
   された該命令を実行するのに必要なオペランドを前記第
   二の記憶手段から読み出すオペランド読み出し手段と、
   読み出された該オペランドを使用して命令を実行する命
   令実行手段と、命令実行の結果得られた該オペランドを
   前記第二の記憶手段に書き込むオペランド書き込み手段
   とを有し、前記命令の読み出し、前記オペランドの読み
   出し、前記命令の実行、前記オペランドの書き込みから
   なるパイプライン命令処理機構を備えた計算機システム
   において、分岐先のアドレスを生成する分岐アドレス生
   成手段をさらに備え、前記第一の記憶手段から前記命令
   読み出し手段によって読み出された命令が分岐命令であ
   った場合には、前記オペランドの読み出しのマシン・サ
   イクルにおいて前記分岐アドレス生成手段における分岐
   アドレスの生成を同時におこなうことによって分岐命令
   実行時のパイプラインの乱れをなくし、パイプライン動
   作を高速化することを特徴とする命令処理装置。 　２、ｎ個（ｎはｎ≧２の自然数）の命令の並列の並び
   からなる命令列を有し、該命令列を記憶する第一の記憶
   手段と、該第一の記憶手段から前記命令列を読み出すた
   めの命令列読み出し手段と、読み出した前記命令列中の
   ｎ個の前記命令に対応し、前記命令が指定する命令を処
   理するｎ個の命令処理手段と、ｎ個の該命令処理手段が
   使用するオペランドを記憶し、ｎ個の前記命令処理手段
   から独立してリード／ライト可能な第二の記憶手段とを
   備え、ｎ個の命令を並列に処理する命令処理装置におい
   て、前記命令処理手段中のｎ−１個の命令処理手段は、
   前記命令が指定する命令の実行に必要なオペランドを前
   記第二の記憶手段から読み出すオペランド読み出し手段
   と、読み出した該オペランドを使用して命令を実行する
   命令実行手段と、命令実行の結果得られた該オペランド
   を前記第二の記憶手段に書き戻すオペランド書き込み手
   段とを備え、前記命令列の読み出しおよび前記オペラン
   ドの読み出しを実行する第一のステージ、前記命令の処
   理を実行する第二のステージ、前記オペランドの書き込
   みを実行する第三のステージで構成されるパイプライン
   命令処理機構により分岐命令以外の命令を実行し、一方
   、前記命令処理手段中の残る１個の命令処理手段は、前
   記命令が指定する条件分岐命令の実行に必要なオペラン
   ドを前記第二の記憶手段から読み出すオペランド読み出
   し手段と、次に実行する命令列のアドレスを生成するア
   ドレス生成手段とを備え、前記オペランドの読み出しお
   よび前記アドレスの生成を並列に実行し、前記命令列の
   読み出し、前記オペランドの読み出しおよび前記アドレ
   スの生成を単一マシン・サイクルで実行する分岐制御機
   構により分岐命令を実行し、分岐遅延による空き命令ス
   ロットの増加を抑えたことを特徴とする命令処理装置。