JPH03164830A - 乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は例えば音楽信号のレベルの増減をディジタル
的に処理する場合に用いて好適な乗算装置に関する。

〔従来の技術〕

例えばＲ−ＤＡＴ、コンパクトディスクプレーヤ。

電子楽器のエンベロープ付加装置等において、ＰＣに音
楽信号のレベルの増減をディジタル的に処理する場合、
　ＰＣＭデータに所定の乗数が乗算される。

この乗数を急に大きく変化させると、再生波形に不連続
部が発生し、乗数切換時にノイズが発生する。このため
１乗数は小さな変化幅で段階的、かつ連続的に変化させ
る必要がある。

従来装置においては１乗数を変更する場合、その乗数を
外部の装置より順次与えるようにしていた。あるいはま
た１乗数の現在値と目標値とを比較器により比較し、比
較結果の大小に応じて乗数発生器により新たな乗数を発
生させ、その乗数を乗算器において入力データに乗算さ
せるようにしていた。

〔発明が解決しようとする課題〕

しかしながら、乗数を外部より与える方式は、外部にお
ける処理の負担が大きくなる。また、比較器や乗数発生
器を用いる装置は、構成が複雑になると同時に１回路構
成が大規模になる欠点がある。

この発明はこのような状況に鑑みてなされたもので１回
路構成を簡略化できるようにするものである。

〔課題を解決するための手段〕

請求項１に記載の乗算装置は、入力データに乗算する乗
数をラッチする乗数ラッチ手段と１乗数ラッチ手段にラ
ッチされている乗数と入力データとを乗算する乗算手段
と１乗数の目標値と乗数ラッチ手段にラッチされている
乗数の現在値との差を演算する加算手段と、加算手段の
出力が正、負又は零であることを検出する検出手段と、
検出手段の出力に対応して、所定の加数を発生する加数
発生手段と、加数又は目標値の一方を選択して加算手段
に供給し１乗数ラッチ手段にラッチされている乗数と加
算させて、その加算値を乗数ラッチ手段にラッチさせる
セレクト手段とを備える。

請求項２に記載の乗算装置は、入力データを乗数の各ビ
ットに対応して所定ビットシフトするシフト手段と、シ
フト手段の出力、乗数の目標値又は乗数に加算する加数
のいずれか１つを選択する第１のセレクト手段と、第１
のセレクト手段により選択されたデータと他のデータと
を加算する加算手段と、加算手段より出力される乗数の
現在値と目標値との差の正、負又は零を検出する検出手
段と、検出手段の出力に対応して加数を発生する加数発
生手段と、加算手段より出力される乗数をラッチする乗
数ラッチ手段と、加算手段より出力される入力データを
シフト手段によりシフトしたデータの累積加算値を乗算
結果としてラッチする乗算結果ラッチ手段と１乗数ラッ
チ手段又は乗算結果ラッチ手段の出力の一方を選択して
、加算手段に他のデータとして出力する第２のセレクト
手段とを備える。

〔作用〕

請求項１に記載の乗算装置においては、乗数の目標値と
現在値の差の正、負又は零が判定され。

その判定結果に対応して例えば−１，＋１又は零の加数
が発生される。この加数が現在値に加算され、新たな乗
数とされ、入力データに乗算される。

従って、加算手段を乗数の目標値と現在値の比較、及び
、加数と現在値との加算の両方に時分割で使用するので
１回路規模を小さくすることができる。

また、請求項２に記載の乗算装置においては。

加算手段を乗数の目標値と現在値の比較、加数と現在値
の加算、さらに乗数と入力データのシフト累算による乗
算に時分割で用いているので、回路規模をさらに小さく
することが可能となる。

〔実施例〕

第１図はこの発明の乗算装置の一実施例の構成を示すブ
ロック図である。

同図において１１は反転回路であり、図示せぬ回路から
供給されるｎビットの乗数の目標値を反転してセレクタ
１２に出力する。セレクタ１２は加数発生回路１３が出
力するｎビットの加数と反転回路１１からのｎビットの
反転入力データの一方を、切換信号に対応して選択し、
フルアダー（加算１）１４の端子Ｂに出力する。

フルアダー１４は、乗数ラッチ回路１５より端子Ａに入
力されるｎビットの乗数と、端子Ｂに入力されるセレク
タ１２からのデータと、端子ＣＩ（キャリーイン）に入
力される値１とを加算して。

ｎビットの加算結果を端子Ｓから乗数ラッチ回路１５と
ゼロ検出回路１６に出力する。また、フルアダー１４は
そのキャリーデータ（１ビツト）を端子Ｇｏ（キャリー
アウト）より比較結果ラッチ回路１７に出力している。

比較結果ラッチ回路１７はフルアダー１４からのキャリ
ーデータとゼロ検出回路１６の出力データ（１ビツト）
とをラッチし、加数発生回路工３に出力する。

ゼロ検出回路１６と比較結果ラッチ回路１７は検出回路
を構成している。

１８は乗算器であり１乗数ラッチ回路１５が出力する乗
数と図示せぬ回路より供給される入力データとを乗算し
１図示せぬ回路に出力する。

第２図は第１図におけるセレクタ１２．加数発生回路１
３及びゼロ検出回路１６のさらに具体的な構成の一実施
例を示すブロック図である。

この実施例においてセレクタ１２は、ｎビットの加数を
フルアダー１４の各端子Ｂ□乃至Ｂｎに各々供給する３
ステートバツフア２１ａ乃至２１ｎと、ｎビットの目標
値をフルアダー１４の各端子Ｂ１乃至Ｂｎに各々供給す
る３ステートバツフア２２ａ乃至２２ｎと、バッファ２
１ａ乃至２１ｎに供給される切換信号を反転してバッフ
ァ２２ｇ乃至２２ｎに出力するインバータ２３とから構
成されている。

加数発生回路１３は、比較結果ラッチ回路１７にラッチ
されたフルアダー１４のキャリーデータをｎビットのデ
ータのＬＳＤを除＜　、　（ｎ−１）ビットのデータと
して出力するインバータ３１，３２ａ乃至３２ｎ−１と
、比較結果ラッチ回路１７によりラッチされたゼロ検出
回路１６の出力を反転してｎビットのデータのＬＳＤと
して出力するインバータ３３とにより構成されている。

ゼロ検出回路１６はフルアダー１４のｎビットの各出力
端子Ｓ□乃至Ｓｎより出力されるデータの論理和を演算
するオアゲート４１により構成されている。

次に、第３図のタイミングチャートを参照して。

その動作を説明する。

乗数ラッチ回路１５にはｎビットの乗数の現在値がラッ
チされており、この現在値とｍビットの入力データが乗
算器１８において乗算され、出力されている。

この乗数を変更するとき、その目標値（第３図（ａ））
が反転回路１１に入力され、反転されて。

セレクタ１２に出力される。セレクタ１２はその切換信
号（第３図（ｂ））が論理りに反転したとき、反転回路
１１（３ステートバツフア２２ａ乃至２２ｎ）からのデ
ータを選択し、フルアダー１４の端子Ｂに出力する。

フルアダー１４の端子Ａ（Ａ□乃至Ａ　ｎ　）には乗数
ラッチ回路１５にラッチされている乗数の現在値が入力
されており、また端子ＣＩには値１が入力されているの
で、フルアダー１４は結局法の加算を行う。

Ｓ＝Ａ＋Ｂ＋ＣＩ：Ａ＋Ｂ＋１　　　　・・・（１）上
式においてＡ、Ｂ、ＣＩは各々端子Ａ、Ｂ、ＣＩに入力
されるデータである。

ここで端子Ｂに入力されるデータは目標値を反転したも
のであるから、Ｂ＋１は目標値の２の補数となり、（１
）式による演算は、結局、現在値（Ａ）から目標値を減
算することになる。

現在値が目標値以上であるとき、フルアダー１４の端子
ＣＯのキャリー出力は１、未満のときＯとなる。また１
両者が等しいとき、出力Ｓ（第３図（ｅ））は０となる
。

出力Ｓが０のとき、すなわちフルアダー１４の出力端子
Ｓ。乃至Ｓｎのすべての出力が０のとき。

ゼロ検出回路１６としてのオアゲート４１の出力は０と
なり、それ以外のとき、オアゲート４１の出力は１とな
る。

比較結果ラッチ回路１７はフルアダー１４の端子ＣＯの
出力とオアゲート４１の出力をラッチ信号（第３図（ｆ
））のタイミングで各々ラッチする。

比較結果ラッチ回路１７の出力（第３図（ｇ））のうち
、オアゲート４１のラッチ出力は加数発生回路１３とし
てのインバータ３３に入力され１反転される。また、ラ
ッチされたキャリオーバーデータは加数発生回路１３と
してのインバータ３１に入力され、さらにインバータ３
２ａ乃至３２ｎ−１に入力される。

その結果、目標値が現在値より大きいとき（０００・・
・ＯＯ）、小さいとき（１１１・・・１０）１等しいと
き（１１１・・・１１）の、ｎビットのデータが、各々
加数として発生される（第３図（ｈ））。

目標値と現在値の比較が終了した後、切換信号（第３図
（ｂ））１よ論理Ｈに反転される。これにより、３ステ
ートバツフア２１ａ乃至２１ｎがオンし、加数発生回路
１３より供給される加数がフルアダー１４の端子Ｂ８乃
至Ｂｎに入力される。

フルアダー１４は再び上記（１）式の演算を行う。

ニーで、端子ＣＩには常に値１が入力されているので、
結局、目標値が現在値より大きいとき（０００・・・Ｏ
ｆ）、小さいとき（１１１・・・１１）、等しいとき（
０００・・・００）のｎビットの各加数が、現在値に加
算されることになる（すなわち、各々値１．−１、又は
Ｏが各々加算される）。

このように、１だけインクリメント若しくはデクリメン
トされたデータ、又は元のままのデータが、ラッチ信号
（第３図（Ｃ））が入力されたタイミングにおいて乗数
ラッチ回路１５にラッチされ、乗数の現在値（第３図（
ｄ））の変更が行われる。

この変更された乗数が乗算器１８において入力データと
乗算され、出力される。

この一連の処理が、乗数の現在値が目標値に達するまで
行われ、これにより乗数が段階的に変化していくことに
なる。

第４図はこの発明の乗算装置の他の実施例の枯成を示す
ブロック図であり、第１図における場合と対応する部分
には同一の符号を付しである。

この実施例においては、第１図における乗算器１８が省
略され、その代わりに、シフト回路５１、乗算結果ラッ
チ回路５２．セレクタ５３が設けられている。また、ｎ
ビットのフルアダー１４に代えてｍビットのフルアダー
５４が設けられている。

フルアダー５４はｎビット目のキャリーを比較結果ラッ
チ回路１７に出力するようになっている。

シフト回路５１は１乗数ラッチ回路１５がラッチする現
在値の各ビットに対応して、そのビットの重みに応じて
入力データを所定ビットだけシフトし、セレクタ１２に
出力している。セレクタ１２はシフト回路５１、反転回
路１１又は加数発生回路１３の出力のいずれか１つを選
択してフルアダー５４に供給するようになっている。フ
ルアダー５４が出力するシフト回路５１からのデータは
乗算結果ラッチ回路５２に供給されるようになっている
。セレクタ５３は切換信号に対応して乗数ラッチ回路１
５又は乗算結果ラッチ回路５２の出力の一方を選択し、
フルアダー５４の端子Ａに出力している。

次に、第５図を参照して、その動作を説明する。

乗数の現在値を変更するとき、セレクタ１２は切換信号
により切り換えられ１反転回路１１より入力される反転
された目標値（第５図（ａ））をフルアダー５４め端子
Ｂに出力する。このとき、セレクタ５３は乗数ラッチ回
路１５にラッチされている現在値を選択し、フルアダー
５４の端子Ａに供給している。尚、フルアダー５４の端
子ＣＩには１が与えられており、これによって、フルア
ダー５４は上記（１）式の演算を行う、すなわち、現在
値と目標値の大小比較を行う、ゼロ検出回路１６と比較
結果ラッチ回路１７が前述した場合と同様に、現在値と
目標値の差の正、負又は零を検出し。

検出結果を加数発生回路１３に出力する。この−連の処
理が第５図（ｂ）の「大小比較」処理である。

次に、加数発生回路１３は比較結果ラッチ回路１７から
のデータに対応して加数を発生する。この加数が発生さ
れたとき、セレクタ１２はこの加数を選択してフルアダ
ー５４の端子Ｂに出力する。

フルアダー５４は、セレクタ５３を介して乗数ラッチ回
路１５より端子Ａに入力される現在値と。

端子ＣＩに入力される値１と、端子Ｂに入力される加数
とを加算する（第５図（ｂ）の「加減算」処理）。

この加算値は新たな乗数の現在値として乗数ラッチ回路
１５にラッチされる。

次に、シフト回路５１は１乗数ラッチ回路１５にラッチ
されたｎビットの乗数データの各ビットが１かＯかに応
じて、そのビットの重みに対応してｍビットの入力デー
タを所定ビット分、上位もしくは下位にシフトして出力
する動作を行う１例えば、乗数データが４ビツトであり
、１０進数表現で考えた場合の自然数であるとすると、
まずシフト回路５１は乗数データのＭＳＢに応じて入力
データを３ビツト分上位にシフトして、このシフト結果
データを乗数データのＭＳＢが１のときに出力し。

Ｏのときに出力しない動作を行う０次のタイミングで１
乗数データの下位から３ビツト目の値に応じて入力デー
タを２ビツト分上位にシフトして、このシフト結果デー
タを乗数データの下位から３ビツト目の値が１のときに
出力し、０のときに出力しない動作を行う０次のタイミ
ングでは、乗数データの乍位から２ビツト目の値に応じ
て入力データを１ビツト分上位にシフトして、このシフ
ト結果データを乗数データの下位から２ビツト目の値が
１のときに出力し、０のときに出力しない動作を行う０
次のタイミングでは１乗数データのＬＳＢの値に応じて
入力データをＯビット分上位にシフト（シフトせずにそ
のまま出力）して、このシフト結果データを乗数データ
のＬＳ［ｌの値が１のときに出力し、０のときに出力し
ない動作を行う。

また、例えば、乗数データが４ビツトであり。

１０進数表現で考えた場合の１未満（小数点以下）のデ
ータであるとすると、まずシフト回路５１は乗数データ
のＭＳＢに応じて入力データを１ビツト分下位にシフト
して、このシフト結果データを乗数データのＭＳＢが１
のときに出力し、０のときに出力しない動作を行う０次
のタイミングでは、乗数データの下位から３ビツト目の
値に応じて入力データを２ビツト分下位にシフトして、
このシフト結果データを乗数データの下位から３ビツト
目の値が１のときに出力し、０のときに出力しない動作
を行う６次のタイミンクでは、乗数データの下位から２
ビツト目の値に応じて入力データを３ビツト分下位にシ
フトして、このシフト結果データを乗数データの下位か
ら２ビツト目の値が１のときに出力し、Ｏのときに出力
しない動作を行う。

次のタイミングでは、乗数データのＬＳＤの値に応じて
入力データを４ビツト分下位にシフトして。

このシフト結果データを乗数データのＬＳＤの値が１の
ときに出力し、０のときに出力しない動作を行う。

しかして、各シフトタイミングの夫々において、シフト
回路５１より出力されたシフト結果データはセレクタ１
２により選択され、フルアダー５４の端子Ｂに供給され
る。このとき端子ＣＩへはＯが与えられており、セレク
タ５３は乗算結果ラッチ５２の出力を選択して、フルア
ダー５４の端子Ａに供給している。フルアダー５４は上
記（１式）の演算を行うが、端子ＣＩの入力は０となっ
ているので実質的には端子ＡとＢの加算を行い、その加
算結果を乗算結果ラッチ５２にラッチさせる。

この一連の処理がシフト回路５１でのシフトタイミング
毎に行ねれると、最終的に乗算結果ラッチ５２には乗数
ラッチ１５の乗数データと入力データとの乗算結果が得
られたことになる。この処理が第５図（ｂ）の「乗算（
シフト累算）処理）」である、なお、この乗算処理が終
了し、乗算結果ラッチ５２のデータが図示せぬ次段の信
号処理系に送出されると、乗算結果ラッチ５２はクリア
され次の乗算処理に備える。

上述した大小比較処理、加減算処理、乗算処理は１乗数
の現在地が目標値に達するまで繰り返し実行される。こ
のように、第４図に示した実施例において１乗算をシフ
ト累算の手法を用いて行うようにし、このシフト累算を
行う際の加算手段が、乗数の目標値と現在値の比較、加
数と現在値の加算、とに時分割で共用して用いられる。

〔発明の効果〕

以上のように請求項１に記載の乗算装置においては、乗
数の目標値と現在値の比較動作と、現在値変更のための
加算（減算）動作を、１つの加算手段を時分割で動作さ
せることにより行うようにしたので、回路規模を小さく
することができる。

また、請求項２に記載の乗算装置においては、乗数の目
標値と現在値の比較動作、現在値変更のための加算（減
算）動作、さらに、入力データと乗数の乗算動作を、１
つの加算手段を時分割で動作させることにより行うよう
にしたので、回路規模の大きい乗算器が不用となり、さ
らに回路規模を小さくすることができる。

【図面の簡単な説明】

第１図はこの発明の乗算装置の一実施例の構成を示すブ
ロック図、 第２図は第１図の実施例の一部の回路のより詳細な構成
を示すブロック図、 第３図は第１図の実施例の動作を説明するタイミングチ
ャート。 第４図はこの発明の乗算装置の他の実施例の構成を示す
ブロック図、 第５図は第４図の実施例の動作を説明するタイミングチ
ャートである。 １１・・・反転回路 １２・・・セレクタ １３・・・加数発生回路 １４・・・フルアダー １５・・・乗数ラッチ回路 １６・・・ゼロ検出回路 １７・・・比較結果ラッチ回路 １８・・・乗算器 ２１ａ乃至２１ｎ、２２ａ乃至２２ｎ・・・３ステート
バツフア ２３．３１，３２ａ乃至３２ｎ−１，３３・・・インバ
ータ４１・・・オアゲート ５１・・・シフト回路 ５２・・・乗算結果ラッチ回路 ５３・・・セレクタ

Claims (2)

【特許請求の範囲】
1. （１）入力データに乗算する乗数をラッチする乗数ラッ
   チ手段と、 前記乗数ラッチ手段にラッチされている乗数と入力デー
   タとを乗算する乗算手段と、 乗数の目標値と前記乗数ラッチ手段にラッチされている
   乗数の現在値との差を演算する加算手段と、 前記加算手段の出力が正、負又は零であることを検出す
   る検出手段と、 前記検出手段の出力に対応して、所定の加数を発生する
   加数発生手段と、 前記加数又は目標値の一方を選択して前記加算手段に供
   給し、前記乗数ラッチ手段にラッチされている乗数と加
   算させて、その加算値を前記乗数ラッチ手段にラッチさ
   せるセレクト手段とを備える乗算装置。
2. （２）入力データを乗数の各ビットに対応して所定ビッ
   トシフトするシフト手段と、 前記シフト手段の出力、乗数の目標値又は乗数に加算す
   る加数のいずれか１つを選択する第１のセレクト手段と
   、 前記第１のセレクト手段により選択されたデータと他の
   データとを加算する加算手段と、前記加算手段より出力
   される乗数の現在値と目標値との差の正、負又は零を検
   出する検出手段と、前記検出手段の出力に対応して前記
   加数を発生する加数発生手段と、 前記加算手段より出力される乗数をラッチする乗数ラッ
   チ手段と、 前記加算手段より出力される前記入力データを前記シフ
   ト手段によりシフトしたデータの累積加算値を乗算結果
   としてラッチする乗算結果ラッチ手段と、 前記乗数ラッチ手段又は乗算結果ラッチ手段の出力の一
   方を選択して、前記加算手段に前記他のデータとして出
   力する第２のセレクト手段とを備える乗算装置。