JPH031678B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電子楽音生成装置における可変ク
ロツク発生装置に関する。

例えば、電子楽器のエンベロープ制御回路にお
いては、エンベロープのアタツクスピード、デイ
ケイスピード、リリーススピードを可変制御する
ために、発生周期が可変となる可変クロツク発生
装置を利用している。この従来の可変クロツク発
生装置としては、例え、ドローバなどの操作によ
り、発振器の発振周波数をアナログ的に可変とす
るものがある。この装置の場合、発振周波数はリ
ニアに変化して音楽的に好ましいが、反面、上記
エンベロープ制御回路を時分割多重処理によつて
動作させるためには、発振器が複数個必要とな
り、回路構成となる欠点がある。

また、他の装置として、１個のバイナリカウン
タの計数出力を利用するものがある。この装置で
は、時分割多重処理の場合にも、バイナリカウン
タの数は１個ですみ、回路構成が簡単となるが、
反面、上記バイナリカウンタの計数速度が細かく
変化させることが不可能であり、このため、本来
の目的を充分に達成できない欠点がある。

更に、他の装置としては、プリセツトカウンタ
を用意し、このプリセツトカウンタに任意のプリ
セツト値を設定し、また、そのキヤリー出力によ
つて、上記エンベロープ制御回路を駆動するもの
がある。この装置の場合、クロツク（上記キヤリ
ー出力）の発生周期は、プリセツト値を細かく設
定することにより、細かく可変とすることができ
る利点があるが、反面、時分割多重処理を行なう
ためには、複数個のプリセツトカウンタが必要と
なる欠点がある。

この発生は、上述した事情を背景に、なされた
もので、その目的とするところは、１個の簡単な
回路により、しかも、時分割多重処理も上記１個
の回路により、可能とした電子楽音生成装置にお
ける可変クロツク発生装置を提供することであ
る。

以下、図面を参照してこの発明の一実施例を説
明する。第１図は、上記実施例による可変クロツ
ク発生回路１が出力する可変クロツクENV
EXECUTEによりADSRエンベロープエネレー
タ２を駆動し、また、可変クロツク
LFOEXECUTEによつて、低周波数発振回路
（LFO）３を駆動する場合のブロツク回路図を示
す。ここで、上記ADSRエンベロープジエネレー
タ２は、電子楽器における楽音信号に対し、アタ
ツク、デイケイ、サステイン、リリースの各部か
ら成るエンベロープを付加するためのエンベロー
プデータを発生する回路である。このため、ドロ
ーバなどの操作によつて設定出力されるアタツク
スピードコード、デイケイスピードコード、リリ
ーススピードコードが可変クロツク発生回路１に
与えられており、また、これに応じて可変クロツ
ク発生回路１は、対応するスピード（発生周期）
の可変クロツクENV EXECUTEを発生し、
ADSRエンベロープジエネレータ２に与えるもの
である。

一方、低周波数発振回路３の発振周波数を設定
するLFOスピードコードが、同様にドローバあ
るいはボリウムなどの操作により出力して、可変
クロツク発生回路１に与えられ、また、これに対
し、可変クロツク発生回路１からは、対応するス
ピード（発生周期）の可変クロツクLOF
EXECUTEが出力し、低周波発振回路３に与え
られる。

なお、上記ADSRエンベロープジエネレータが
発生するエンベロープデータは、楽音作成回路
（図示略）に送出され、また、低周波発振回路３
が発生する周波数信号は、例えば、上記楽音作成
回路に同様に送出され、発生楽音に対するトレモ
ロ効果、ビブラート効果等の各効果の付加に利用
される。

次に、第２図を参照して上記可変クロツク発生
回路１の詳細を説明する。なお、第３図Ａは、こ
の実施例回路において使用される回路記号とその
論理式、一般記号との対応関係を示したもので、
それぞれ、オアゲート、アンドゲート、スイツチ
ングゲートを示している。第３図Ｂは、第３図Ａ
の回路記号の応用例を示し、特に入力信号がａ，
ｂ，ｃの３種類の場合を示している。ここで、入
力信号ｃと出力信号ｄとの関係に特色がある。

第２図において、図中、４はビツト構成のバイ
ナリカウンタである。このバイナリカウンタ４
は、クロツクφ₈により駆動されて計数動作を実
行する。なお、上記クロツクφ₈は、ADSRエン
ベロープジエネレータ２などにおいて利用される
システムクロツクφ₀の周期の８倍の周期をもつ
たクロツクである。しかして、バイナリカウンタ
４の各ビツト（重み付けがそれぞれ、１、２、
４、８、16、32、64、128）から出力する計数値
データは、直接または、対応するインバータ５₁
〜５₈を介し、NOR型ROM６の行ラインl₁、₁、
l₂、₂、……、l₁₂₈、₁₂₈に夫々入力されてい
る。

NOR型ROM６は、図中丸印で示すNORゲー
トによつて構成されるROM（リードオンメモリ）
で、デコーダとしての機能を有する。そして、そ
の出力ラインである列ラインａ〜ｈから出力する
クロツクは夫々、８個のアンドゲートから成るア
ンドゲート群７、アンドゲート群８の対応するア
ンドゲートに、ゲート制御信号として与えられて
いる。しかして、上記NOR型ROM６の列ライン
ａからは、バイナリカウンタ４の１周期の計数動
作において、１発のクロツクが、該バイナリカウ
ンタ４の計数値データの内容が「128」のとき出
力するものである。（第４図Ａ参照）。同様に、列
ラインｂからは、１周期に２発のクロツクが、上
記計数値データの内容が夫々「64」、「192」のと
き出力する。更に同様に、列ラインｃ、ｄ、ｅ、
ｆ、ｇ、ｈからは夫々、１周期に４発、８発、16
発、32発、64発、128発のクロツクが、第４図Ａ
にみられるように、すべてのクロツクの発生タイ
ミング（上記計数値データの内容）が異なつて出
力する。即ち、上記バイナリカウンタ４の１周期
の計数動作において、列ラインａ〜ｈから同一タ
イミングに同時に出力するクロツクが発生しない
ようにして、NOR型ROM６が構成されている。

一方、夫々が８ビツトデータから成るアタツク
スピードコード、デイケイスピードコード、リリ
ーススピードコードが、夫々が８個のスイツチン
グゲートから成るスイツチングゲート群９、スイ
ツチングゲート群１０、スイツチングゲート群１
１の対応するスイツチングゲートに与えられてい
る。そして、上記スイツチングゲート群９，１
０，１１は夫々、デコーダ１２の出力ライン１，
２，３からの出力信号によつてゲート制御される
ようになつている。

上記デコーダ１２には、ADSRエンベロープジ
エネレータ２内の後述するエンベロープステータ
スカウンタからのエンベロープステータスコード
が与えられている。しかして、このエンベロープ
ステータスコードは、エンベロープのアタツク期
間中は、その内容が「１」、デイケイおよびサス
テインの各期間中は「２」、リリース期間中は
「３」と規定されているコードであり、また、上
記内容が「１」、「２」、「３」のとき、夫々、出力
ライン１，２，３から２値論理レベルの“１”信
号が出力し、対応するスイツチングゲート群９，
１０，１１を夫々開成する。

スイツチングゲート群９，１０，１１の各スイ
ツチングゲートの出力は共に、アンドゲート群７
の対応するアンドゲート７₇〜７₀に与えられてい
る。また、上記アンドゲート群８の各アンドゲー
ト８₇〜８₀には、５ビツトデータから成るLFOス
ピードコードが与えられている。そして、アンド
ゲート群７の各アンドゲートの出力は、オアゲー
ト群１３に与えられ、可変クロツクENV
EXECUTEとされる。また、アンドゲート群８
の各アンドゲートの出力は、オアゲート群１４に
与えられ、可変クロツクLFO EXECUTEとされ
る。

可変クロツク発生回路１の上記構成により、例
えば、アタツクスピードコードが「00001111」に
設定されていた場合、エンベロープのアタツク期
間においては、スイツチングゲート群９内のスイ
ツチングゲート９₀〜９₃の出力が“１”、スイツ
チングゲート９₄〜９₇の出力が“０”となる。し
たがつてこれに応じて、バイナリカウンタ４の各
周期ごとに、アンドゲート群７のうち、アンドゲ
ート７₀〜７₃を介し、NOR型ROM６の例ライン
ａ〜ｄから出力するクロツクがオアゲート群１３
に与えられ、また、これらクロツクはオア加算さ
れて、第４図Ｂに示すような、１周期に15発出力
する可変クロツクENV EXECUTEとされる。

上述したことから明らかなように、アタツクス
ピードを最も遅くするには、アタツクスピードコ
ードを「00000001」に設定しておけばよく、その
場合、バイナリカウンタ４の各周期ごとに、
NOR型ROMの列ラインａからのクロツクがアン
ドゲート７₀を介し、オアゲート群１３に与えら
れ、１周期に１発の可変クロツクENV
EXECUTEとなる。

アタツクスピードを最も速くするには、アタツ
クスピードコードを「11111111」に設定する。そ
して、この場合には、各周期ごとに列ラインａ〜
ｈからのすべてのクロツクがアンドゲート群７を
介し、オアゲート群１３に与えられ、この結果、
１周期に255発出力する可変クロツクENV
EXECUTEとなる。このようにしてアタツクス
ピードは、アタツクスピードコードの内容に比例
して速くなるものである。また、デイケイスピー
ドコード、リリーススピードコードについても全
く同様であり、デイケイスピード、リリーススピ
ードは、デイケイスピードコード、リリーススピ
ードコードの設定値に応じて可変クロツクENV
EXECUTEの発生クロツク数を可変とすること
により、任意のスピードに変化させることができ
る。

同様に、可変クロツクLFO EXECUTEの発生
クロツク数も、LFOスピードコードの設定値に
比例して、変化するものである。

次に、第５図Ａ，Ｂを参照して、上記ADSRエ
ンベロープジエネレータ２の詳細を説明する。図
中２１はエンベロープステータカウンタで、図示
するように、シフトレジスタ２２およびこのシフ
トレジスタ２２の入力側に設けられたゲート回路
２３により構成されている。このエンベロープス
テータスカウンタ２１は、作成されるエンベロー
プのアタツク、デイケイ、サステイン、リリー
ス、更に後述する空チヤンネルの各状態を、その
計数値の内容により示すものである。

茲で、この実施例では、時分割多重処理方式を
採用して、第５図Ａ，Ｂの回路構成で８種類のエ
ンベロープを生成可能とされている。そして、こ
れら時分割多重処理によるエンベロープジエネレ
ータの分割を夫々チヤンネルと称し、第１チヤン
ネル〜第８チヤンネルと夫々命名しておく。これ
により、この実施例の場合、最大８個のキーが同
時にオン、オフされた場合にも、これらの各キー
に対するエンベロープを時分割多重処理により、
すべて制御可能である。そして、第５図Ａ，Ｂ中
のシフトレジスタ２２をはじめとする各種シフト
レジスタは、すべて８チヤンネル分の容量をも
ち、夫々８本のレジスタがカスケード接続されて
なり、また、第１段目のレジスタへの入力データ
は、シフトクロツク（上記システムクロツクφ₀）
により駆動されて後段側に順次シフトされるよう
になつている。また、同時に２個以上のキーがオ
ン、オフされていない場合には、何れかのチヤン
ネルのエンベロープジエネレータが空いている
が、このようなエンベロープジエネレータのチヤ
ンネルを空チヤンネルと称することにする。更
に、オンされたキーに対するチヤンネル割当て動
作等、この実施例の電子楽器全体の動作の制御
は、CPU（中央処理装置：図示略）によつて行な
われるが、その制御内容の詳細については省略す
る。

上記シフトレジスタ２２は、容量２ビツトのレ
ジスタ８本をカスケード接続してなり、また、そ
の下位ビツト（１ビツト目）の出力は、上位ビツ
ト（２ビツト目）の出力と共に、デコーダ２４に
与えられるほか、アンドゲート２５，２６、オア
ゲート２７，２８を夫々介して入力側に帰還され
ている。他方、上位ビツトの出力は、オアゲート
２９，３０、アンドゲート３１，３２を夫々介
し、入力側に帰還されている。

空チヤンネルがある場合において、あるキーが
オンされると、このオンキーはある空チヤンネル
をCPUにより割当てられるが、この場合、キー
オン操作と共に、キーボード（図示略）から出力
されるキーオンパルス（１ビツトタイムパルス）
が上記空チヤンネルに設定されているタイミング
にてエンベロープステータスカウンタ２１に入力
され、オアゲート２７，２８を介し、１段目のレ
ジスタ（上記空チヤンネルに対応するタイミング
のレジスタ）の１ビツト目に、また、同時にイン
バータ３３、アンドゲート３２を介し、上記レジ
スタの２ビツト目に与えられる。これにより、上
記空チヤンネルの状態は「０」から「１」（共に
10進数表示）に変化し、以後、上述した循環回路
により循環保持されると共に、上記オンキーに対
するエンベロープ波形の作成が、該チヤンネルに
て開始される。また、該チヤンネルに対する状態
は、次いでエンベロープがアタツク状態からデイ
ケイ状態、サステイン状態、リリース状態と変化
するにつれて、上記レジスタの内容は「１」から
「２」（デイケイ状態、サステイン状態）、「３」
（リリース状態）と変化し、次いで空チヤンネル
状態の内容「０」に復帰するように制御されるも
のである。

デコーダ２４は、シフトレジスタ２２の出力を
順次、各チヤンネルごとにデコードするもので、
各チヤンネルの内容が夫々、「０」、「１」、「２」、
「３」のとき、該内容に夫々対応する出力端子
「０」、「１」、「２」、「３」から２値論理レベルの
“１”信号を出力する。茲で、出力端子「０」の
出力は、インバータ３４を介しアンドゲート３５
に与えられている。このアンドゲート３５は、キ
ーがオフされた場合に、キーボードから出力され
るキーオフパルス（１ビツトタイムパルス）によ
つてゲート制御され、その出力は、オアゲート２
８を介して、シフトレジスタ２２の下位ビツトに
入力され、更に、上記アンドゲート３５の出力
は、オアゲート２９，３０、アンドゲート３１，
３２を夫々介し、シフトレジスタ２２の上位ゲー
トに入力される。

出力端子「１」の出力は、アンドゲート３６お
よびスイツチングゲート群３７に夫々、ゲート制
御信号として与えられている。上記アンドゲート
３６には、後述するアダー３８の出力端子C_OUTか
らのキヤリー出力信号が入力され、また、その出
力は、インバータ３９、アンドゲート２５，２
６、オアゲート２７，２８を夫々介し、シフトレ
ジスタ２２の下位ゲートに入力され、更に、オア
ゲート３０、アンドゲート３１，３２を介し、シ
フトレジスタ２２の上位ビツトに入力され、更に
また、スイツチングゲート群４０に直接、スイツ
チングゲート群４１にインバータ４２を介し
夫々、ゲート制御信号として入力されている。

出力端子「２」の出力は、スイツチングゲート
群４３にゲート制御信号として与えられている。

出力端子「３」の出力は、アンドゲート４４お
よびスイツチングゲート群４５に夫々、ゲート制
御信号として与れられている。上記アンドゲート
４４には、後述するアンドゲート群４６が出力す
る信号all“０”が入力され、また、その出力はイ
ンバータ４７、アンドゲート２６、オアゲート２
７，２８を夫々介し、シフトレジスタ２２の下位
ビツトに入力され、同時にインバータ４７、アン
ドゲート３１，３２を夫々し、シフトレジスタ２
２の上位ビツトに入力されている。

シフトレジスタ５０は、容量12ビツトのシフト
レジスタを８本カスケード接続してなり、あるオ
ンキーに対し、割当てられているレジスタに対し
ては、該オンキーのアタツク期間終了時以外にお
いては、常時開成されているスイツチングゲート
群４１を介し、アダー３８の演算結果データ（エ
ンベロープデータ：12ビツト構成）が帰還入力さ
れる。そして、入力した演算結果データは、シフ
トクロツクφ₀により駆動されて後段側にシスト
され、また、８段目から出力した演算結果データ
は、上記アダー３８のｃ入力端子（C₂₀₄₈〜C₁）
に入力されるほか、上記演算結果データの上位８
ビツトデータは、アダー５１のＡ入力端子（A₁₂₈
〜A₁）に入力される。なお、アダー５１のＡ入
力端子A₂₅₆には、常時接地レベル（GND）の
“０”信号が入力されている。

更に、あるオンキーのアタツク期間終了時にお
いては、上記スイツチングゲート４１が一時的に
閉成し、同時にスイツチングゲート４０が開成
し、これにより、シフトレジスタ５０の１段目に
は、スイツチングゲート４０を介し、オール
“１”データが書込まれる。

アダー５１のＢ入力端子（B₂₅₆〜B₁）には、
インバータ群５２を介した９ビツトデータが入力
され、また、そのキヤリー入力端子Cinには、常
時“１”信号が入力されている。そして、上記イ
ンバータ群２５には、あるオンキーのアタツク期
間中においては、上記アタツク期間中開成されて
いるスイツチングゲート群３７を介し、データ
「101111111」が与えられている。したがつて、ア
ダー５１は、上記アタツク期間中においては、Ａ
入力端子への入力データと、上記データ
「101111111」の各ビツトのレベルをインバータ群
５２により反転し、且つその値に「＋１」したデ
ータ、即ち、上記Ｂ入力端子に与えられるデータ
の符号を反転したデータ（２の補数表現によるデ
ータ「010000001」）とを加算（Ａ−Ｂ）し、その
結果データをＳ出力端子（S₂₅₆〜S₁）から９ビツ
トデータして出力して、補正回路５３に与える。

また、アタツク期間が終了し、デイケイ期間お
よびびサステイン期間となると、このデイケイお
よびサステインの各期間中開成されるスイツチン
グゲート群４３を介し、サステインレベルデータ
が上記インバータ群５２に与えられる。したがつ
て上記デイケイ、サステイン期間においては、ア
ダー５１は、Ａ入力端子への入力データと、上記
サステインレベルデータの２の補数表現によるデ
ータとを加算し、その結果データを補正回路５３
に与える。

更に、リリース期間になると、このリリース期
間中開成されるスイツチングゲート群４５を介し
て９ビツトオール“０”データがインバータ群５
２に与えられる。したがつて、このリリース期間
においては、アダー５１は、Ａ入力端子への入力
データと、上記８ビツトオール“０”データの２
つ補数表現によるデータ（結局オール“０”とな
る。）とを加算し、その結果データを補正回路５
３に与える。

補正回路５３は、この実施例の指数関数の波形
演算が次式、 An＝A_o-1−A_o-1−γ／α （ｎ：整数、α、γ：正数） ……式(1) によつて行なわれるとき、上記式の演算を正確に
実行させるための回路である。

即ち、アダー５１のビツトの結果データがイン
バータ群５４に与えられている。また、アダー５
１のキヤリー出力端子C_OUTからのキヤリー出力信
号がスイツチングゲート５５を介し、アダー３８
のＤ入力端子D₂₀₄₈〜D₃₂に与えられている。更
に、インバータ群５４の出力は、アンドゲート群
４６に供給されている。そして、アンドゲート４
６₀の出力を信号all“０”、また、この信号all“０”
をインバータ５６により反転した信号を“０”
と称することにする。即ち、信号all“０”は、ア
ダー５１の出力端子からの結果データが全ビツト
“０”となつたとき“１”、それ以外は“０”とし
て出力される信号であり、また、この信号all
“０”は徐述した如く、アンドゲート４４に与え
られ、また信号“０”はアンドゲート５７に与
えられる。また、インバータ群５４中、インバー
タ５４₈〜５４₃の出力は、アンドゲート群５８に
供給されている。そして、アンドゲート５８₀出
力をインバータ５９により反転した信号を信号
ΔDと称することにする。しかして、信号は、
アダー５１の結果データの上位６ビツトデータが
オール“０”となると、“０”、それ以外では
“１”として出力される。そして、この信号
は、オアゲート６０を介し、アンドゲート６１に
ゲート制御信号として与えられる。更にインバー
タ群５４中のインバータ５４₈〜５４₄出力は、ス
イツチングゲート群６４に入力されている。そし
て、このスイツチングゲート群６４および上記ス
イツチングゲート５５は共に、可変クロツク
ENV EXECUTEによりゲート制御される。ま
た、上記スイツチングゲート群６４の出力は、ア
ダー３８のＤ入力端子D₁₆〜D₁に供給されてい
る。即ち、アダー３８の入力端子には、可変クロ
ツクENV EXECUTEの出力ごとにアダー５１
のキヤリー出力信号およびアダー５１の結果デー
タのうち、上位５ビツトデータが供給されること
になる。更に、インバータ群５４中のインバータ
５４₃の出力は信号0.5と称され、オアゲート６２
を介しアンドゲート６３にゲート制御信号として
与えられている。即ち、この信号0.5は、アダー
５１の結果データの下位から４ビツト目のデータ
（Ｓ出力端子S₈出力）が“１”のとき“０”、“０”
のとき“１”として出力される信号である。ま
た、アダー５１の上記キヤリー出力信号は、信号
Signとも称し、インバータ６５を介し、オアゲ
ート６０，６２に夫々与えられており、したがつ
て、アンドゲート６１，６３の各ゲート制御信号
とされている。しかしてこの信号Signは、エン
ベロープのアツプ期間中は“０”、エンベロープ
のダウン期間は“１”となる。更にまた、上記信
号“０”を入力信号とするアンドゲート５７
は、、可変クロツクENV EXECUTEによりゲー
ト制御され、また、その出力はアンドゲート６３
に入力され、更にアンドゲート６３の出力は、ア
ンドゲート６１に入力され、また、アンドゲート
６１の出力は、アダー３８のキヤリー入力端子
Cinに供給される。

補正回路５３の上述した構成により、アダー３
８のＤ入力端子およびキヤリー入力端子Cinへの
各入力データを制御し、あるオンキーのアタツク
期間中には、アダー３８の結果データ（Ｃ＋Ｄ）
が各演算ごとに「＋１」ずつされるように、キヤ
リー入力端子Cinへ“１”信号を供給し、また、
デイケイ、サステイン、リリースの各減衰期間に
おいては、アダー３８のキヤリー入力端子Cinに
“１”信号を印加するかしないかによつてＤ入力
端子D₈〜D₁への下位４ビツトデータに対する丸
め演算の補正を実行するかしないかを制御し、更
に上記減衰期間においてアダー５１の上位６ビツ
トデータがオール“０”となると、以後はアダー
３８の結果データが順次「−１」ずつされるよう
に、アダー３８のキヤリー入力端子Cinに“０”
信号を供給し、減衰期間が終了するようにした波
形演算が実行されるものである。なお、12ビツト
構成の上記エンベロープデータのうち、上位８ビ
ツトデータがエンベロープ出力として楽音作成回
路に送出され、発生楽音へのエンベロープ付加が
行なわれるものとする。

次に、第１０図を参照して低周波発振回路３の
詳細を説明する。バイナリカウンタ７０は、入力
端子ENABLEに、上記可変クロツクLFO
EXECUTEが印加されたときにのみ、イネーブ
ル状態とされてクロツクCLK（このクロツクCLK
は、例えば、クロツクφ₈で良い。）を計数する。
そして、ビツト出力端子１，２，４，８，１６，
３２，６４から出力する計数値データは、アンド
ゲート群７１の対応するアンドゲート７１₀，７
１₁，７１₂，７１₃、７１₄、７１₅、７１₆に夫々
入力されている。そして、上記アンドゲート群７
１は、矩形波発生指令をインバータ７２により反
転した信号によつてゲート制御される。また、ア
ンドゲート群７１の各出力は、インバータ群７３
を介しアンドゲート群７４の対応するアンドゲー
トに入力されるほか、アンドゲート群７５の対応
するアンドゲートに直接入力されている。

一方、バイナリカウンタ７０の最上位ビツトの
ビツト出力端子１２８の出力が、アンドゲート７
６に入力され、また、スイツチングゲート群７７
中のスイツチングゲート７７₆に入力されている。
上記アンドゲート７６は、上記矩形波発生指令お
よび三角波発生指令をオアゲート７８を介した信
号によつてゲート制御され、また、その出力はア
ンドゲート群７４のゲート制御信号として使用さ
れ、また、上記アンドゲート７６出力を、インバ
ータ７９により反転した信号は、アンドゲート群
７５のゲート制御信号として使用されている。そ
して、上記アンドゲート群７４，７５の各出力は
共にオアゲート群８０を介し、スイツチングゲー
ト群８１に入力されている。また、上記スイツチ
ングゲート群７７は鋸歯状波発生指令によつて、
直接ゲート制御される一方、スイツチングゲート
群８１は、上記鋸歯状波発生指令をインバータ８
２により、反転した信号によりゲート制御され
る。そして、スイツチングゲート群７７または、
８１の出力（７ビツトデータ）は、バイナリカウ
ンタ７０の１周期ごとの計数動作期間（第１１図
ａに示す計数値データ０〜２５６期間）におい
て、第５図ｂ，ｃ，ｄに夫々示すような三角波、
鋸歯状波、矩形波の各波形の振幅レベルを与える
データとなつており、三角波、鋸歯状波、矩形波
の知周波数信号が発生する。そして、これらの低
周波信号によつて、ビブラートや、トレモロの各
効果が付与される。

次に、上記実施例の動作を説明する。電子楽器
の演奏開始に際し、アタツクレバー、デイケイバ
ー、サステインレバー、リリースレバーを夫々所
望位置に設定しておく。また、LFOスピードレ
バーを所望位置に設定しておく。而して、この設
定操作により、可変クロツク発生回路１は、対応
する内容をもつた可変クロツクENV
EXECUTEおよび可変クロツタLFO EXECUTE
を発生し、ADSRエンベロープジエネレータ２、
低周波数発振回路３にそれぞれ与えている。

茲で、可変クロツク発生回路１の動作を具体的
に説明すると、バイナリカウンタ４は、常時クロ
ツクφ₈を計数しており、また、その計数値デー
タは、NOR型ROM６の各行ラインl₁、₁、l₂、
……、₁₂₈に与えられている。そして、NOR型
ROM６は、上記計数値データをデコードし、列
ラインａ〜ｈから夫々、バイナリカウンタ４の各
周期の計数動作ごとに、第４図Ａに示す如きクロ
ツクを出力して、アンドゲート群７に与えてい
る。そしてこの場合、各列ラインａ〜ｈから出力
するクロツクの発生タイミングは悉く異なつてお
り、同一タイミングで発生するクロツクはない。

一方、いま例えば、アタツクスピードコードの
内容が「00001111」となる位置にアタツクレバー
が設定されていた場合、あるオンキーのアタツク
期間中においては、第４図Ｂのシフトレジスタ２
２からアタツク期間を示すデータ、即ち、内容
「01」（２進数表現）のエンベロープステータスコ
ードが出力するタイミングごとに、デコーダ１２
の出力ライン１から“１”信号が出力し、スイツ
チングゲート群９が開成される。このため、上記
タイミングごとにスイツチングゲート群９からア
タツクスピードコード「00001111」が出力し、ア
ンドゲート群７に与えられ、これにより、上記タ
イミングごとに、アンドゲート７₀〜７₃が開成
し、且つアンドゲート７₄〜７₇が閉成する。そし
て、そのときのタイミングが、例えば、列ライン
ａからクロツクが発生しているタイミング（バイ
ナリカウント４の計数値データの内容が「128」
のとき）にあたつておれば、そのクロツクがアン
ドゲート７₀から出力してオアゲート群１３に与
えられ、その結果、１発、可変クロツクENV
EXECUTEが発生する。

同様に、列ラインｂ，ｃ，ｄからクロツクが発
生しているタイミングにおいては、夫々、アンド
ゲート７₁，７₂，７₃からクロツクが出力し、可
変クロツクENV EXECUTEとなる。また、列
ラインｅ〜ｈからクロツクが発生する各タイミン
グでは、アンドゲート７₄〜７₇が開成しているた
め、可変クロツクENV EXECUTEは発生しな
い。

このようにして、アタツクスピードコードが
「00001111」の場合、バイナリカウンタ４の計数
動作１周期間ごとに、第４図Ｂに示す各タイミン
グにて合計15発の可変クロツクENV
EXECUTEが発生し、而してこれらクロツクは、
NOR型ROM６の列ラインａ〜ｄが出力するクロ
ツクをオア加算したものである。そして、上記可
変クロツクENV EXECUTEは、ADSRエンベ
ロープジエネレータ２に与えられるから、ADSR
エンベロープジエネレータ２は、可変クロツク
ENV EXECUTEの入力ごとに、上記オンキー
に対するエンベロープデータのアタツク部の波形
演算が実行する。しかして、いまの場合、アタツ
ク部の作成スピードは中程度となつている。

上記オンキーに対するデイケイ、リリースの各
期間における可変クロツクENV EXECUTEの
発生動作は、アタツク期間の場合と同様であり、
デイケイ期間においては、内容「10」のエンベロ
ープステータコードがデコーダ１２に入力し、こ
れにより、出力ライン２から“１”信号が出力し
てスイツチングゲート群１０が開成する。そし
て、そのタイミングにてデイケイスピードゲート
がスイツチングゲート群１０から出力し、アンド
ゲート群７に与えられるから、そのタイミングに
てNOR型ROM６からクロツクが入力中でり、且
つデイケイスピードコードによつて、“１”信号
が入力したアンドゲートがあれば、そのアンドゲ
ートからクロツクが出力し、可変クロツクENV
EXECUTEとなる。

リリース期間においては、内容「11」のエンベ
ロープステータコードがデコーダ１２に入力し、
これにより、出力ライン３から“１”信号が出力
し、リリーススピードコードがスイツチングゲー
ト群１１から出力する。そして同様に可変クロツ
クENV EXECUTEが発生しうる状態となる。

可変クロツクLFO EXECUTEの発生動作は、
LFOスピードコードがアンドゲート群８に常時
入力されているため、NOR型ROM６からのクロ
ツクが入力中であり、且つLFOスピードコード
によつて、“１”信号が供給されている。アンド
ゲートがあれば、そのタイミングにて該アンドゲ
ートからクロツクが発生し、可変クロツクLFO
EXECUTEとなる。そして、可変クロツクLFO
EXECUTEは、低周波発振回路３に与えられ、
いま、例えば三角波発生指令が出力中であれば、
上記可変クロツクLFO EXECUTEの発生ごと
に、三角波による低周波信号の作成動作が実行さ
れるものである。

なお、エンベロープステータスコードの内容が
「00」の空チヤンネルになつているタイミングに
おいては、可変クロツクENV EXECUTEの出
力は、禁止されており、したがつて、ADSRエン
ベロープジエネレータ２における波形演算は実行
不能となつている。

次に、ADSRエンベロープジエネレータ２の動
作を具体的に説明する。なお、サステインレベル
データが１２６（２進数表現では「01111110」）
となるように、サステインレバーが設定されてい
るものとする。第５図において、先ず、あるチヤ
ンネルが空チヤンネルであるときの動作を説明す
る。この場合、上記空チヤンネルに対するエンベ
ロープステータスカウンタ２１の計数値、即ち、
シフトレジスタ２２内の上記空チヤンネルに対応
するレジスタの内容は「０」である。したがつ
て、シフトレジスタ２２から、該空チヤンネルの
タイミングで該内容「０」が出力され、デコーダ
２４に与えられる都度、デコーダ２４の出力端子
「０」のみから“１”信号が出力する。この“１”
信号は、インバータ３４によつて“０”信号とさ
れ、アンドゲート３５に与えられることにより、
その出力を“０”とする。このアンドゲート３の
“０”信号は、オアゲート２８，２９に夫々与え
られるが、いま、オアゲート２８の他の入力、即
ち、オアゲート２７の出力は、このとき“０”で
あり、したがつて、オアゲート２８の出力は
“０”となつて、シフトレジスタ２２の１段目の
レジスタの１ビツト目に与えられる。同時に上記
１段目のレジスタの２ビツト目には、アンドゲー
ト３２の出力“０”が与えられ、したがつてシフ
トレジスタ２２には、上記空チヤンネルのタイミ
ングでデータ「０」が再び入力されることにな
り、以下、該空チヤンネルに対しては、上述した
動作が繰返される。

一方、上記空チヤンネルのタイミングにおいて
は、デコーダ２４の出力端子「１」、「２」、「３」
の出力が共に“０”信号であるため、スイツチン
グゲート群４１のみが上記空チヤンネルのタイミ
ングにて開成し、且つスイツチングゲート群３
７，４０，４３，４５が共に閉成している。そし
てシフトレジスタ５０からは、全ビツト“０”の
データ（エンベロープデータ）が出力し、これに
よりアダー５１のＡ入力端子、アダー３８のＣ入
力端子へ共に、全ビツト“０”のデータが入力す
る。

また、同時に、インバータ群５２には、全ビツ
ト“０”のデータが入力するため、その出力は全
ビツト“１”となり、アダー５１のＢ入力端子へ
与えられる。そしてアダー５１のキヤリー入力端
子Cinには、常時“１”信号が入力されているた
め、このとき、アダー５１のＳ出力端子からの出
力データは、全ビツト“０”で、且つキヤリー出
力が“１”となる。そしてアダー５１のＳ出力端
子からの出力データの上位５ビツトは、インバー
タ群５４によつて反転され、全ビツト“１”とな
つてスイツチングゲート群６４に入力し、同時に
スイツチングゲート５５に、上記キヤリー出力
“１”が入力する。然るに、空チヤンネルのタイ
ミングでは、可変クロツクENV EXECUTEの
発生が禁止されているから、この空チヤンネルの
タイミングのスイツチングゲート群６４、スイツ
チングゲート５５の出力は共に“０”となり、し
たがつて、アダー３８のＤ入力端子には、全ビツ
ト“０”のデータが入力する。更に、アダー３８
のキヤリー入力端子Cinへの入力も“０”であ
り、これにより、上記空チヤンネルのタイミング
においては、アダー３８のＳ出力端子からの結果
データは、全ビツト“０”のデータとなり、しか
して、この全ビツト“０”のデータが開成中のス
イツチングゲート群４１を介し、シフトレジスタ
５０に帰還することになる。このようにして、上
述した動作の繰返しにより、シフトレジスタ５０
内の空チヤンネルに対応するレジスタ内の全ビツ
ト“０”のエンベロープデータが循環保持される
ことになる。また、エンベロープ出力も全ビツト
“０”となる。このため、上記空チヤンネルに対
する楽音の放音動作はなされない。

上述したようにして、空チヤンネルが存在する
ときに、キーが１個オンされた場合、該キーのオ
ン操作が検出され、キーボードから１ビツトタイ
ミングパルスであるキーオンパルスが発生し、
ADSRエンベロープジエネレータ２に送られてく
る。そして、上記キーオンパルス（“１”）は、オ
アゲート２７，２８を夫々介し、シフトレジスタ
２２の１段目のレジスタの１ビツト目に、上記オ
ンキーに対し割当てられたある空チヤンネル、例
えば、第３チヤンネルのタイミングにて入力され
る。

一方、上記１段目のレジスタの２ビツト目には
同時に、上記キーオンパルス（“１”）により出力
が“０”となるインバータ３３の該出力がアンド
ゲート３２を介して入力れる。したがつて、上記
シフトレジスタ２２の第３チヤンネルの内容は
「１」に変化し、該第３チヤンネルが空チヤンネ
ルからアタツク期間に移行したことになる。そし
て、この第３チヤンネルの内容「１」を示すデー
タがシフトレジスタ２２から出力し、デコーダ２
４に与えられると、該デコーダ２４にてデコード
され、第３チヤンネルのタイミングにて出力端子
「１」の出力のみが“１”ととなる。

一方、シフトレジスタ２２から出力された上記
第３チヤンネルのデータ「１」のうち、１ビツト
目のデータ“１”は、該出力タイミングにて開成
されるアンドゲート２５，２６、更にオアゲート
２７，２８を介し、シフトレジスタ２２の１段目
のレジスタの１ビツト目に入力され、同時に２ビ
ツト目のデータ“０”はオアゲート２９，３０の
他方入力が“０”であることにより、該オアゲー
ト２９，３０、アンドゲート３１，３２を介し、
上記１段目のレジスタの２ビツト目に入力され
る。この結果、シフトレジスタ２２には、上記第
３チヤンネルのタイミングにて、上記データ
「１」が再び入力され、以後、同様にして上記第
３チヤンネルのアタツク期間中、上記データ
「１」が上述の循環回路により循環保持され、ま
た、これにともなつてデコーダ２４の出力端子
「１」からは、第３チヤンネルのタイミングごと
に“１”信号が出力されるようになる。

一方、上記第３チヤンネルのキーオンパルスの
出力後、該第３チヤンネルのタイミングごとに、
デコーダ２４の出力端子「１」から“１”信号が
出力するときにおいて、該“１”信号により、ス
イツチングゲート群３７が開成し、該スイツチン
グゲート群３７を介し、データ「101111111」（10
進数表現では383）がインバータ群５２に与えら
れ、また、該データは、インバータ群５２によ
り、全ビツトレベルを反転されてアダー５１のＢ
入力端子に与えられる。なお、上記データ
「101111111」は、上記式(1)により、アタツク期間
の波形演算を行なうときにおいて、最終値のγ＝
383を与える。

また、アダー５１のＡ入力端子には、シフトレ
ジスタ５０から出力する全ビツト“０”のデータ
が入力する。したがつて、アダー５１は、Ａ入力
端子の全ビツト“０”データと、Ｂ入力端子への
２の補数表現のデータとを加算し、その結果デー
タをＳ出力端子およびキヤリー出力端子Coutか
ら出力する。そして、この場合の結果データは、
「010000001」となり、また、キヤリー出力は
“０”である。したがつてスイツチングゲート５
５には“０”、スイツチングゲート群６４には、
上記結果データの上位５ビツトをインバータ群５
４により、反転したデータ「10111」が夫々与え
られる。更に信号Signは、“０”、信号“０”は
“１”、信号は“１”、信号0.5は“１”となる。

したがつて、第３チヤンネルのアタツク期間開
始後の上記状態において、１発目の可変クロツク
ENV EXECUTEが発生すると、アダー３８の
Ｄ入力端子には、データ「000000010111」が入力
し、またキヤリー入力端子Cinには“１”が入力
する。そしてＣ入力端子には全ビツト“０”デー
タが入力する。したがつてこのときのアダー３８
のＳ出力端子から出力する結果データは
「000000011000」となる。そしてこのエンベロー
プデータは開成中のスイツチングゲート群４１を
介してシフトレジスタ５０へ帰還される。また上
記エンベロープデータの上位８ビツトデータ
「00000001」は楽音作成回路に送出される。

上述の如くして、アタツク期間における式 An＝A_o-1−A_o-1−383／256 ……(2) の１回目の波形演算が実行される。

そして上記１回目の波形演算終了後、８ビツト
タイム経過し、シフトレジスタ５０から上記１回
目の結果データが出力してアダー５１のＡ入力端
子、アダー３８のＣ入力端子へ夫々与えられる
と、第３チヤンネルに対する２回目の波形演算が
実行可能となる。しかしてこのとき可変クロツク
ENV EXECUTEが出力すれば２回目の波形演
算が直ちに実行されるが、上述したように、可変
クロツクENV EXECUTEは一般に８ビツトタ
イム間隔できちんと周期的には発生せず、８×ｎ
ビツトタイム（ｎは任意の正の整数）の間隔をお
いて非周期的に不規則に発生する。そして可変ク
ロツクENV EXECUTEが発生すれば次回の波
形演算が実行されるが、前回の波形演算後から次
回の波形演算が開始されるまでの間は、前回の結
果データはシフトレジスタ５０〜アダー３８〜ス
イツチングゲート群４１〜シフトレジスタ５０か
ら成る循環回路により循環保持されることにな
り、したがつて次回の波形演算が実行されれるま
では、第３チヤンネルのタイミングが８ビツトタ
イム間隔で巡つてくるたびに、アダー５１、アダ
ー３８へは同一データが繰返し入力されることに
なる。

そしてアタツク期間中においては、アダー５１
はシフトレジスタ５０から出力しＡ入力端子へ入
力するエンベロープデータの上位８ビツトデータ
と、Ｂ入力端子へ入力するスイツチングデータ群
３７からのデータ「383」の２の補数表現データ
とを加算する演算を実行することになる。しかし
てこのアダー５１のアタツク期間中における結果
データは、上記式(1)においてαが256、γが383に
選択されている結果、キヤリー出力は必ず“０”
となり、したがつて信号Signは必ず“０”であ
る。また上記アタツク期間中、信号“０”は必
ず“１”であり、したがつてアダー３８のキヤリ
ー入力端子Cinには上記第３チヤンネルのアタツ
ク期間中、必ずず“１”信号が入力することにな
り、「＋１」指令が与えられる。そしてアダー３
８は、Ｃ入力端子へのエンベロープデータと、Ｄ
入力端子への入力データ（この入力データの上位
７ビツトは全ビツト“０”）とを加算してその結
果に「＋１」を実行する。

第６図は上述した式(2)にもとずいて実行される
アタツク期間中の結果データを、各演算ごと、即
ち、１ステツプごとに示したものである。図にみ
られるように、エンベロープ出力（アダー３８の
上位８ビツト出力）は255を最終値とし、０、１、
３、４、……、254、255と順次増大してゆく。

エンベロープデータの上位８ビツトデータ（エ
ンベロープ出力）が255となり、次いで次の演算
時にアダー３８のキヤリー出力端子Coutからキ
ヤリー（“１”）が発生すると、アンドゲート３６
出力が“１”となり、該出力“１”がオアゲート
３０、アンドゲート３１，３２を介してシフトレ
ジスタ２２への１段目のレジスタの２ビツト目に
第３チヤンネルのタイミングにて入力する。同時
に上記レジスタの１ビツト目には、上記アンドゲ
ート３６出力“１”がインバータ３９により
“０”とされることにより、アンドゲート２５出
力が“０”とされ、この結果、“０”信号が入力
する。したがつて第３チヤンネルは内容が「２」
に変化し、デイケイ、サステイン期間を示す内容
となる。そして以後は、デコーダ２４の出力端子
「２」のみから第３チヤンネルのタイミングにお
いて“１”信号が出力し、スイツチングゲート群
４３が開成される。また、シフトレジスタ２２の
第３チヤンネルの内容「２」は、循環保持され
る。更に、上記アンドゲート３６出力“１”によ
つて一時的に、インバータ４２の出力が“０”と
なり、スイツチングゲート群４１が閉成し、同時
にスイツチングゲート群４０が開成する。この結
果、アダー３８からの帰還データが阻止され、替
りに、スイツチングゲート群４０を介し、オール
“１”データがシフトレジスタ５０に、第３チヤ
ンネルのタイミングにて入力される。

第３チヤンネルが上述の如くしてデイケイ期間
となると、第３チヤンネルのタイミングごとに、
スイツチングゲート群４３を介し、内容
「001111101」（10進数表現で126）のサステインレ
ベルデータがインバータ群５２に与えられるよう
になる。したがつて、アダー５１は、デイケイ期
間中は、シフトレジスタ５０からのＡ入力端子へ
のデータと、Ｂ入力端子へのサステインレベルデ
ータの２の補数表現データとを加算する演算を実
行する。なお、上記サステインレベルデータ
「126」は、上記式(1)により、デイケイ期間の波形
演算を行なうときにおいて、最終値γ＝126を与
える。

そしてデイケイ期間中におけるアダー５１の演
算においては、Ａ入力端子への入力データは、サ
ステインレベルデータより必ず大であるため、キ
ヤリー出力は必ず、“１”となり、即ち、信号
Signが必ず“１”として出力される。また、上
記デイケイ期間中、信号“０”は“１”である
したがつて、アダー５１の結果データの上位６ビ
ツトデータが、オール“０”でなく（信号が
“１”）、且つＳ出力端子S₈が“０”（信号0.5が
“１”）のときには、アンドゲート６１出力が
“１”となり、アダー３８のキヤリー入力端子
Cinに“１”信号が印加される。このとき、アダ
ー３８は、レジスタ５０からのＣ入力端子へのデ
ータと、Ｄ入力端子へのデータ（このデータの上
位７ビツトはオール“１”）とを加算し、その結
果に「＋１」にする演算を実行する。しかして、
この場合には、アダー３８の結果データは、キヤ
リー入力端子Cinに“１”信号が入力するため、
まるめ演算がおこなわれ、演算結果を「１」だけ
大きくする（本来の値と等しくなる。）。

他方、アダー５１の結果データの上位６ビツト
データがオール“０”でなく（信号が
“１”）、且つＳ出力端子S₈が“１”（信号0.5が
“０”）のきは、アンドゲート６１出力が“０”と
なり、キヤリー入力端子Cinには“０”信号が入
力される。この結果、アダー３８では、まるめ演
算がおこなわれ、演算結果を変化させないように
する（本来の値に対して「−１」した値とす
る。）。

更に、アダー５１の結果データの上位６ビツト
データがオール“０”となり、信号が“０”
となると、アンドゲート６１出力は“０”とな
り、アダー３８のキヤリー入力端子Cinに印加さ
れる。しかしてこの場合、アダー３８のＤ入力端
子には、オール“１”データが入力しており、こ
のため、アダー３８の結果データは、Ｃ入力端子
への入力データを「−１」したものとなり、以後
のアダー３８の結果データは、１ずつ減少し、最
終値126へ近付いてゆく。

上述のデイケイ期間の波形演算を式で示せば、 A_o＝A_o-1−A_o-1-SUS／256 （ただし、SUS＝126） ……式(3) となる、また、第７図には上記式(3)の演算結果
（エンベロープ出力）を10ステツプごとに示すも
のである。即ち、デイケイ期間のレベルは、最大
レベル255から、設定中のサステインレベル126ま
で順次減少する。

そして、エンベロープ出力がサステインレベル
と同一値126となると、以後、アダー３８の結果
データ、即ち、エンベロープ出力は126に固定さ
れ、第３チヤンネルはサステイン期間となる。こ
のサステイン期間は、上記オンキーがオフされる
まで持続する。

上記オンキーがオフされると、キーボールから
キーオンパルス（“１”）が送出される。そして、
このキーオンパルス（“１”）によりアンドゲート
３５出力が“１”となり、また、該出力“１”が
オアゲート２８を介し、シフトレジスタ２２の１
段目のレジスタの１ビツト目に与えられる。また
同時に、上記出力“１”がオアゲート２９，３
０、アンドゲート３１，３２を介し、上記レジス
タの１段目の２ビツト目に与えられる。この結
果、第３チヤンネルの内容が「３」となり、リリ
ース期間を示すものとなる。そして、上記内容
「３」のデータは、デコーダ２４に与えられると
出力端子「３」のみから、第３チヤンネルのタイ
ミングにて“１”信号が出力する。そしてこの
“１”信号により、スイツチングゲート群４５が、
第３チヤンネルのタイミングにて開成する。ま
た、シフトレジスタ２２内の第３チヤンネルの内
容「３」は、以後、循環保持される。

第３チヤンネルが上述の如くして、キーオフ
後、リリース期間に入ると、第３チヤンネルのタ
イミングごとに、スイツチングゲート群４５から
オール“０”データが出力し、インバータ群５２
へ与えられる。このため、アダー５１は、第３チ
ヤンネルのタイミングごとに、Ａ入力端子へのデ
ータ（サステインレベル「126」以下のデータ）
をＳ出力端子から出力し、また、キヤリー出力端
子Coutからキヤリー信号（“１”）を出力するよ
うになる。そして、補正回路５３の動作は、上述
したデイケイ期間の場合と全く同一となり、した
がつてアダー３８の結果データ（エンベロープデ
ータ）は、アダー５１の結果データの上位６ビツ
トがオール“０”になるまでの間は、キヤリー入
力端子Cinへ“１”信号が入力するか否かにて、
まるめ演算を行ない、また、アダー５１の結果デ
ータの上位６ビツトデータが、オール“０”とな
ると、Ｃ入力端子へのデータを−１したものとあ
る。この結果、上記リリース期間では、次式 An＝A_o-1−A_o-1-0／256 ……(4) の波形演算が実行される。

第８図は、上記式(4)の演算結果（エンベロープ
出力）を10ステツプごとに示す。即ち、リリース
期間の開始後、そのレベルはサステインレベル
「126」から、最終レベル「０」まで順次減少す
る。

そして、アダー５１の結果データがオール
“０”となると、信号all“０”が“１”となり、
アンドゲート４４に印加される。このため、アン
ドゲート４４の出力が“１”に変化し、該出力
“１”がインバータ４７によつて“０”とされ、
アンドゲート２６，３１を同時に閉成する。この
ため、シフトレジスタの第３チヤンネルのレジス
タの内容が「０」とされ、該レジスタが空チヤン
ネルとなる。そし、エンベロープ出力も０となつ
たから、上記オフキーの楽音は、完全に消音す
る。

以上の動作により、上述した第３チヤンネルに
対する波形演算が終了する。第９図Ａ，Ｂは、第
６図〜第８図に示したアタツク、デイケイ、サス
テイン、リリースの各期間のエンベロープ出力
（振幅レベル）を10ステツプごとに、図示たエン
ベロープ波形図である。

上記例において、上記キーがそのエンベロープ
のアタツク期間中にオフされた場合、上述のキー
オフ時同様にして、アンドゲート３５出力が
“１”となり、エンベロープステータスカウンタ
２１の第３チヤンネルの内容は、アタツク期間中
の「１」から、直ちに「３」に変化し、リリース
期間が開始される。そして、アダー５１等は、キ
ーオフ時におけるエンベロープ出力値に対し、リ
リース期間の演算を開始する。また、上記キーが
デイケイ期間においてオフされた場合、エンベロ
ープステータスカウンタ２１の第３チヤンネル
は、この内容が「２」から「３」に変化し、サス
テインレベルに達する途中から、リリース状態と
なる。

また上記説明では、８チヤンネル設けられたエ
ンベロープジエネレータのうち、第３チヤンネル
に割当てられた１個のキーに関する動作について
のみ説明したが、２個以上８個までのキーが同時
にオンされているときには、各キーが割当てられ
ている各チヤンネルにおいて、エンベロープ作成
動作が、時分割処理により、実行されることは勿
論である。また、８チヤンネルに対して９個以上
のキーが同時にオンされているときには、９個目
のキーは空チヤンネルを割当てられるまで、待機
状態とされる。

また、本実施例のADSRエンベロープジエネレ
ータにおいては、デイケイあるいはサステイン中
に、サステインレベルを変化させた場合、アダー
５１のＢ入力端子にその時点から供給される値が
変化することになり、それまでの値から新たに設
定した値へ指数関数的にゆるやかに（換言すれ
ば、従来のアナログ回路を用いてエンベロープジ
エネレータを構成したのと全く同様に）変化して
ゆくことになる。

次に、低周波発振回路３の動作を具体的に説明
する。バイナリカウンタ７０は、非周期的に出力
して入力端子EVABLEに与えられる可変クロツ
クLFO EXECUTEの入力中のみ、クロツクCLK
の計数動作を行なつている。そしてその計数値デ
ータの内容は、１周期の間に０〜256まで変化す
る。

そしていま、三角波発生指令が出力中（“１”）
とすると、オアゲート７８の出力が“１”とな
り、アンドゲート７６が開成している。また、他
の鋸歯状波発生指令、矩形波発生指令が共に
“０”である場合、インバータ７２出力“１”に
より、アンドゲート群７１が開成し、また、スイ
ツチングゲート群７７が閉成し、且つスイツチン
グゲート群８１が開成している。

したがつて、バイナリカウンタ７０のビツト出
力端子１２８が“０”の期間、即ち、１周期の前
半（計数値データ０〜128の間）は、アンドゲー
ト７６の出力は“０”であり、したがつて、アン
ドゲート群７４が閉成し、且つ、アンドゲート群
７５が開成している。このため、上記１周期の前
半においては、バイナリカウンタ７０のビツト出
力端子６４〜１からの計数値データ（７ビツトデ
ータ）は、アンドゲート群７１，７５、オアゲー
ト群８０、スイツチングゲート群８１を介し出力
する。そして、その出力データはバイナリカウン
タ７０の計数値データと同一であり、１ずつ増大
する。

次いで、上記ビツト出力端子１２８が“１”の
期間となり、即ち、１周期の後半（計数値データ
１２８〜２５６の間）に入ると、この間、アンド
ゲート７６の出力が“１”となり、アンドゲート
群７４が開成し、且つアンドゲート群７５が閉成
する。したがつて、上記１周期の後半において
は、バイナリカウンタ７０のビツト出力端子６４
〜１の出力データを、アンドゲート群７１を介し
インバータ群７３に与えて全ビツト反転したデー
タが、更に、アンドゲート群７４、オアゲート群
８０、スイツチングゲート群８１を介し出力す
る。この結果、その出力データは１ずつ減少す
る。

このようにして、第１１図ｂに示す如き三角波
の信号が得られ、ビブラート効果の付与等に利用
される。

鋸歯状波発生指令のみが出力中においては、ス
イツチングゲート群７７が開成し、且つ、スイツ
チングゲート群８１が閉成する。また、アンドゲ
ート群７１が開成し、更に、アンドゲート７６が
閉成するため、アンドゲート群７４が閉成し、且
つ、アンドゲート群７５が開成する。

そして、１周期の前半（０〜128）では、バイ
ナリカウンタ７０のビツト出力端子１２８〜２の
計数値データが、アンドゲート群７１、スイツチ
ングゲート群７７を介して出力する。このため、
その出力データは、０〜１２８まで１ずつ増大す
る。

そして、１周期の後半（128〜256）となると、
上記出力データのMSBとしてバイナリカウンタ
７０のビツト出力端子１２８の出力“１”が供給
されるため、上記出力データは、１２８〜２５６
まで更に１ずつ増大してゆく。

このようにして、第１１図ｃに示す如き鋸歯波
の低周波信号が得られる。

矩形波発生指令のみが出力中においては、イン
バータ７２出力“０”により、アンドゲート群７
１が閉成する。また、アンドゲート７６が開成す
る。したがつて、１周期の前半（０〜128）にお
いては、ビツト出力端子１２８が“０”であり、
アンドゲート７６出力も“０”となる。この結
果、アンドゲート群７４が閉成し、且つ、アンド
ゲート群７５が開成するが、いま、アンドゲート
群７１が閉成しているため、アンドゲート群７５
の出力は共に“０”、アンドゲート群７４の出力
も共に“０”となる。したがつて、上記１周期の
前半においては、出力データは、オール“０”デ
ータとなる。

一方、１周期の後半（128〜256）では、ビツト
出力端子１２８の出力“１”によつて、アンドゲ
ート７６出力が“１”となり、これに応じて、ア
ンドゲート群７４が開成し、且つアンドゲート群
７５が閉成する。したがつて、アンドゲート群７
１の出力、オール“０”データがインバータ群７
３により、反転されてオール“１”データとされ
るデータが、アンドゲート群７４から出力し、更
に、オアゲート群８０、スイツチングゲート群８
１を介して出力する。このため、上記１周期の後
半においては、出力データ１２７（オール“１”）
を保持される。この結果、第１１図ｄに示す如き
矩形波の低周波信号が得られる。

尚、上記実施例では、ADSRエンベロープジエ
ネレータにおいて、上記(1)式による演算によつた
が、(1)式中のα、γの値は、必要に応じて種々変
更しうることは勿論である。

また、低周波発振回路では、バイナリカウンタ
の計数値データをゲート制御することによつて、
三角波等の各波形データを得たが、ROMに三角
波等の波形データを記憶しておき、また、この
ROMをアドレスするアドレスカウンタを上述し
た可変クロツクにより、駆動することにより、各
波形による低周波信号の周波数を可変とするよう
にしてもよい。

また、波形データとしては、上述の例のほかに
非対称方形波等、各種波形データとしてもよい。

更に、可変クロツクによつて駆動される装置は
上述したADSRエンベロープジエネレータ、低周
波発振回路以外のものであつてもよい。

この発明は、以上説明したように、１個の簡単
な回路により、発生周期が可変である可変クロツ
クを発生し、しかも、この１個の回路のみが発生
する可変クロツクによつて、時分割多重処理も容
易に行なえるようにした電子楽音生成装置におけ
る可変クロツク発生回路を提供したから、電子楽
音生成装置において、各種制御に上記可変クロツ
クを用いることが可能となり、その場合、従来装
置と何ら変りなく、時分割多重処理が行なえて、
良好な楽音を発生でき、また、回路構成が簡単で
あるからコストダウンできる利点等がる。

【図面の簡単な説明】

第１図は、この発明の一実施例の全体のブロツ
ク回路図、第２図は可変クロツク発生回路１の詳
細回路図、第３図Ａ，Ｂは夫々、この実施例で使
用される回路記号と、論理式等の対応関係を示す
図、第４図Ａ，Ｂは夫々、可変クロツク発生回路
１の動作を説明するタイムチヤート、第５図Ａ，
Ｂは夫々、ADSRエンベロープジエネレータ２の
詳細回路図、第６図、第７図、第８図は夫々、ア
タツク期間、デイケイ期間、リリース期間のエン
ベロープ出力の変化する状態を示す図、第９図
Ａ，Ｂは夫々、上記例によつて得られるエンベロ
ープの一例を示す波形図、第１０図は、低周波発
振回路３の詳細回路図、第１１図は、上記低周波
発振回路３が出力する、各種信号波形図である。 １……可変クロツク発生回路、２……ADSRエ
ンベロープジエネレータ、３……低周波発振回
路、４……バイナリカウンタ、６……NOR型
ROM、１２……デコーダ、２１……エンベロー
プステータスカウンタ、２２……シフトレジス
タ、２３……ゲート回路、２４……デコーダ、３
７，４０，４１，４３，４５……スイツチングゲ
ート群、３８……アダー、５０……シフトレジス
タ、５１……アダー、５２……インバータ群、５
３……捕正回路、７０……バイナリカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ 基準クロツクにより駆動されて動作するバイ
   ナリカウント手段と、 このバイナリカウント手段の計数値データをデ
   コードし、発生タイミングが夫々異なるクロツク
   を各系において発生するデコード手段と、 複数の上記系のうち任意の１または２以上の系
   を選択する選択手段と、 この選択手段により選択された１または２以上
   の系が発生するクロツクをオア加算出力するオア
   加算手段と、 を具備し、上記選択手段によつて任意の系を選択
   し、この選択した１または２以上の系が発生する
   クロツクを上記オア加算手段によりオア加算出力
   することによりクロツク発生間隔を可変制御可能
   としたことを特徴とする電子楽音生成装置におけ
   る可変クロツク発生回路。