JPH03169132A - ミューティング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ミューテイング回路に関し、特にＰＣＭ変調
された音声データを復調するＰＣＭデコーダに用いられ
るミューテイング回路に関する。

〔従来の技術〕

従来のミューテイング回路を含む放送衛星受信用ＰＣＭ
デコーダが、第２図のブロック図に示されているが、第
２図に示されるように、ミューティング回路ｌ６は、前
記ＰＣＭデコーダに含まれるエラー訂正回路１７、レン
ジ・ビット訂正回路１８および出力ブロック１９に対応
して、フラグ・カウンタ１１，フレーム同期パルス・カ
ウンタ１２、レンジ・ビット判定回路ｌ３、計数タイミ
ング設定回路ｌ４およびＯＲ回路１５を備えて構成され
る．第２図において、端子５６および５７からは、それ
ぞれデータ信号１１３およびフレーム同期パルス１１．
４がエラー訂正回路１７に入力され、エラー訂正後のデ
ータ信号１１５は、出力ブロックｌ９およびレンジ・ビ
ット訂正回路１８に送られるとともに、データ訂正不能
を示すフラグ１１６は、出力ブロックｌ９およびフラグ
・カウンタｉｔに入力される。

また、フレーム同期バルス１１４は、フレーム同期バル
スーカウンタｌ２およびレンジ・ビット訂正回路１８に
も入力されており、フレーム同期パルス・カウンタ１２
においては、フレーム同期パルス１１４が計数され、そ
の計数出力は計数タイミング設定回路ｌ４に入力される
。計数タイミング設定回路１４の出力は、フラグ・カウ
ンタ１ｌおよびレンジ・ビット判定回路１３に入力され
るが、フラグ・カウンタ１１においては、前述のデータ
訂正不能を示すフラグ１１６が計数され、その出力はレ
ンジ・ビット判定回路１３に入力される。

従って、フレーム同期パルス・カウンタ１２と計数タイ
ミング設定回路１４の出力とによって決定される周期内
において、フラグ・カウンタｌ１における計数出力レベ
ルが、レンジ・ビット判定回路１３において予め決めら
れている所定のスレツシュホールド・レベルを越える場
合には、レンジ・ビット判定回路１３より所定のミュー
テイング信号１１９が出力され、ＯＲ回路ｌ５に入力さ
れる。ＯＲ回路ｌ５においては、レンジ・ビット判定回
路ｌ３から入力されるミューテイング信号１１９と、端
子５８および５９からそれぞれ入力される内部ミューテ
イング信号１１７および外部ミューテイング信号１１８
との論理和かとられ、その出力のミューテイング信号１
２０が、出力ブロック１９，に入力される。

他方において、レンジ・ビット訂正回路ｌ８においては
、エラー訂正回路ｌ７から入力されるエラー訂正後のデ
ータ信号１１５と、端子５７から入力されるフレーム同
期バルス１１４の入力に対応して、エラー訂正後のデー
タ信号１１５に含まれるレンジ・ビット１２１が出力さ
れ、出力ブロックｌ９に入力される． 出力ブロックｌ９においては、アクティブなミューティ
ング信号１２０により制御されて、端子６０を介して出
力されるデータ出力信号１２２はオールＯとなり、音声
信号に対応するデータ信号は消去される。この場合、短
時間内における音声の断続を回避するために、通常、計
数タイミング設定回路１４にはヒステリシスを持たせて
おき、前記ミューティング信号１２０が比較的短かい周
期で変化しないように配慮されている。

〔発明が解決しようとする課題〕

上述した従来のミューテイング回路においては、ミュー
テイング時においては、端子６０から出力されるデータ
信号１２２が完全に消去されるため、ミューティングの
Ｏ　Ｎ／Ｏ　Ｆ　Ｆにヒステリシスを持たせても、音声
が途切れ途切れになる状態を避けることができない、ま
た、放送衛星受信用チューナのように、画像がアナログ
変調（ＦＭ変調）で送られてくる場合には、画像自体は
十分見られる品質を保持しているにも拘らず、音声が全
く聞えない事態が発生するという欠点がある．〔課題を
解決するための手段〕 本発明のミューティング回路は、入力データ信号に含ま
れるエラーを検出し、訂正不能の入力データ信号に対し
ては、前後のデータ信号を参照して補間出力する機能を
有するＰＣＭデコーダに内蔵されるミューティング回路
において、前記入力データ信号に付帯して入力されるフ
レーム同期パルスを計数して出力するフレーム同期バル
スーカウンタと、前記フレーム同期パルス・カウンタの
計数出力を入力して、所定のタイミング信号を出力する
計数タイミング設定回路と、前記タイミング信号を時間
基準として、前記入力データ信号のエラー検出に応じて
生成，される２ビット・エラー−フラグを計数して出力
するフラグ・カウンタと、前記フラグ・カウンタの計数
出力を入力して、この計数値に対応する１〜４の各段階
のレベル範囲を示すレンジ・ビットを出力するとともに
、前記計数値が所定のスレツシュホールド・レベルを越
える時点において、所定のミューテイング信号を出力す
るレンジ・ビット判定回路と、前記入力データ信号のエ
ラー訂正後におけるデータ信号に含まれるレンジ・ビッ
トと、前記レンジ・ビット判定回路から出力されるレン
ジ・ビ・７トの双方を入力して比較し、レベルの大きい
方のレンジ・ビットを選択して出力するレンジ・ビット
選択回路と、前記レンジーピット判定回路から出力され
るミューティング信号と、所定の内部ならびに外部のミ
ューティング信号を入力して、これらの論理和を出力す
る論理和回路と、を備えて構成される． 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の一実施例を含む放送衛星受信用ＰＣＭデコ
ーダのブロック図である。第１図に示されるように、本
実施例のミューティング回路７は、前記ＰＣＭデコーダ
に含まれるエラー訂正回路８、レンジ・ビット訂正回路
９および出力ブロック１０に対応して、フラグ・カウン
タ１と、フレーム同期パルス・カウンタ２と、レンジ・
ビット判定回路３と、計数タイミング設定回路４と、レ
ンジ・ビット選択回路５と、ＯＲ回路６と、を備えて構
成される。

第１１Ｊにおいて、端子５１および５２からは、それぞ
れデータ信号１０１およびフレーム同期パルス１０２が
エラー訂正回路８に入力される。エラー訂正回路８は、
データ信号１０１を構戒する６３ビットを一単位とする
特定符号に関して、■ビットーエラーについては訂正し
、２ビット・エラーについては、これを検出する（訂正
せず＞ｍ能を有しており、１ビット・エラーが生じた場
合の訂正データを含むエラー訂正後のデータ信号１０３
は、出力ブロックＩＯおよびレンジ・ビット訂正回路９
に送られる．また、２ビット，・エラーが検出された場
合のデータ訂正不能を示す２ビット・エラーのフラグ１
０４は、出力ブロックＩＯおよび７ラグ・カウンタ１に
入力され、出力ブロック１０においては、データ信号の
補間用に用いられる． また、フレーム同期バルス１０２は、フレーム同期パル
ス・カウンタ２およびレンジ・ビット訂正回路９にも入
力されており、フレーム同期パルス１０２はフレーム同
期パルス・カウンタ２において計数され、その計数値は
計数タイミング設定回路４に入力される．計数タイミン
グ設定回路４の出力は、フラグ・カウンタ１およびレン
ジ・ビット判定回路３に入力されるが、フラグ・カウン
タｌにおいては、前述のデータ訂正不能を示す２ビツト
・エラーの７ラグ１０４が計数され、その出力はレンジ
・ビット判定回路３に入力される。

レンジーピット判定回路３においては、フレーム同期パ
ルス・カウンタ２と計数タイミング設定回路４の出力と
によって決定される特定の周期内において、前述の２ビ
ット・エラーのフラグ１０４が計数され、その計数値に
対応する１〜４の各段階のレベル範囲を示すレンジ・ビ
ット１０９が出力されて、レンジ・ビット選択回路５に
送られるとともに、フラグ・カウンタ１における計数出
力レベルが、レンジ・ビッＩ〜判定回路３において予め
決められている所定のスレッシェホールド・レベルを越
える場合には、レンジ・ビット判定回路３より所定のミ
ューティング信号１０７が出力されて、ＯＲ回路６に入
力される，ＯＲ回・路６においては、レンジ・ビット判
定回路３から入力される前記ミューティング信号１０７
と、端子５３および５４からそれぞれ入力される内部ミ
ューティング信号１０５および外部ミューティング信号
１０６との論埋和がとられ、その出力のミューティング
信号１０７が、出力ブロック１０に入力される。

他方において、レンジ・ビット訂正回路９においては、
エラー訂正回路８から入力されるエラー訂正後のデータ
信号１０３と、端子５２から入力されるフレーム同期バ
ルス１０２の入力に対応して、エラー訂正後のデータ信
号１０３に含まれるレンジ・ビット１１０が出力され、
，レンジ・ビット選択回路５に入力される。レンジ・ビ
ット選択回路５においては、レンジ・ビット１０９およ
び１１０の大小が比較され、大きい方のレンジ．ビット
が選択されて、レンジ・ビット１１１が出力され、出力
ブロック１０に入力される。

音声を消去するミューティング作用は、本来のミューテ
ィング動作と、音声レベルを低下させるアッテネーショ
ン動作とに分けられるが、前記の本来のミューティング
動作は、ＯＲ＠路６を通して出力ブロック１０に入力さ
れるミューテイング信号１０８をアクティブにすること
により実行され、また、アッテネーション動作は、デー
タ信号のレベル範囲を制御するレンジ・ビ・ｙ｝１１１
を、レンジ・ビット選択回路５を介して出力ブロック１
０に入力することにより実行される。

本実施例においては、上述のように、レンジ・ビット訂
正回路９から出力されるレンジ・ビット１１０のレベル
範囲はＯ〜４であり、０が最大レンジを示し、４が最小
レンジを示している。一方、レンジ・ビット判定回路３
から出力されるレンジ・ビット１０９としては、フラグ
・カウンタ１の計数出力が、所定のスレッシュホールド
を越えるまでは０が出力され、前記スレッシュホールド
を越えてからは、フラグ・カウンタ１の計数出力値に対
応して、１から４までのレベル範囲のレンジ・ビットが
出力される．前述のように、レンジ・ビット選択回路５
においては、レンジ・ビット１０９と１１０の内の大き
い方のレンジ・ビットが選択されて出力されるため、ミ
ューティング動作がアクティブである状態においては、
出力ブロック１０を介して出力されるデータ信号１１２
は、少なくとも１レンジ（１／２）小さいレベルにて出
力される．第３図（ａ）および（ｂ）に示されるのは、
出力ブロック１０から出力されるデータ信号１１２の出
力レベルの一例を示しており、縦軸は基準化されたデー
タ出力レベルを示し、横軸は、時間軸を表わしている。

上述のように、ミューティング信号ｌ０８がアクティブ
の状態となっているために、第３図（ａ）の場合にに対
し、第３図（ｂ）の場合には、出力レベルが１／２に低
下、している． なお、レンジ・ビット選択可路５から出力されるレンジ
・ビット１１１の数値レベルが更に増大するような状態
においては、レンジ・ビット判定回路３から出力され、
ＯＲ回路６を経由して出力ブロック１０に入力されるミ
ューティング信号１０８によりｗｉｎされて、出力ブロ
ックＩＯにおいては、端子５５を介して出力されるデー
タ出力信号１１２はオールＯとなる． 〔発明の効果〕 以上、詳細に説明したように、本発明は、ＰＣＭデコー
ダに含まれるミューティング回路に適用されて、受信デ
ータにおけるエラー発生の頻度に応じて、段階的に出力
データのレベルを制御することにより、入力データの品
質が大きく変動する場合においても、出力される音声信
号が短時間内において頻繁に断続するような事態を防止
することができるとともに、画像が十分認識できる状態
においても、音声が聞えないという現象を排除すること
ができるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を含むＰＣＭデコーダのブ
ロック図、第２図は、従来のＰＣＭデコーダのブロック
図、第３［Ｊ（ａ）および（ｂ）は、それぞれ本実施例
におけるデータ出力レベル図の一例である． 図において、１．１１・・−・・・フラグ・カウンタ、
２，１２・・・・・・フレーム同期パルス・カウンタ、
３，１３・−・−・・レンジ・ビット判定回路、４，ｌ
４・一・・・・計数タイミング設定回路、５−・・・・
−レンジ・ビット選択回路、６，１５・−・−・−ＯＲ
回路、７．１６−−−−−・ミューテイング回路、８，
１７・−・・・・−・エラー訂正回路、９，１８−・・
−・・レンジ・ビット訂正回路、１０．　１９・−・・
一出力ブロック。

Claims (1)

1. 【特許請求の範囲】 入力データ信号に含まれるエラーを検出し、訂正不能の
   入力データ信号に対しては、前後のデータ信号を参照し
   て補間出力する機能を有するＰＣＭデコーダに内蔵され
   るミューティング回路において、 前記入力データ信号に付帯して入力されるフレーム同期
   パルスを計数して出力するフレーム同期パルス・カウン
   タと、 前記フレーム同期パルス・カウンタの計数出力を入力し
   て、所定のタイミング信号を出力する計数タイミング設
   定回路と、 前記タイミング信号を時間基準として、前記入力データ
   信号のエラー検出に応じて生成される２ビット・エラー
   ・フラグを計数して出力するフラグ・カウンタと、 前記フラグ・カウンタの計数出力を入力して、この計数
   値に対応する１〜４の各段階のレベル範囲を示すレンジ
   ・ビットを出力するとともに、前記計数値が所定のスレ
   ショルド・レベルを越える時点において、所定のミュー
   ティング信号を出力するレンジ・ビット判定回路と、 前記入力データ信号のエラー訂正後におけるデータ信号
   に含まれるレンジ・ビットと、前記レンジ・ビット判定
   回路から出力されるレンジ・ビットの双方を入力して比
   較し、レベルの大きい方のレンジ・ビットを選択して出
   力するレンジ・ビット選択回路と、 前記レンジ・ビット判定回路から出力されるミューティ
   ング信号と、所定の内部ならびに外部のミューティング
   信号を入力して、これらの論理和を出力する論理和回路
   と、 を備えることを特徴とするミューテイング回路。