JPH03170929A - リソグラフィおよびエッチング近接効果の補償方法 - Google Patents

リソグラフィおよびエッチング近接効果の補償方法

Info

Publication number
JPH03170929A
JPH03170929A JP2258772A JP25877290A JPH03170929A JP H03170929 A JPH03170929 A JP H03170929A JP 2258772 A JP2258772 A JP 2258772A JP 25877290 A JP25877290 A JP 25877290A JP H03170929 A JPH03170929 A JP H03170929A
Authority
JP
Japan
Prior art keywords
etching
proximity effect
lithography
pattern
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2258772A
Other languages
English (en)
Other versions
JPH0799431B2 (ja
Inventor
Juli H Eisenberg
ジュリ ホン エイゼンバーグ
Larry B Fritzinger
ラリー ブルース フリッツィンガー
Chong-Cheng Fu
チョン―チェン フ
Taeho Kook
タエホ コーク
Thomas M Wolf
トーマス マイケル ウォルフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH03170929A publication Critical patent/JPH03170929A/ja
Publication of JPH0799431B2 publication Critical patent/JPH0799431B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20Exposure; Apparatus therefor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/941Loading effect mitigation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Manufacture Or Reproduction Of Printing Formes (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 致性介立 本発明は、エッチングした構造を有する集積回路デバイ
スの製造方法に関する。
発明の背景 半導体メモリーやロジックチップなどの集積回路デバイ
スの製造においては、導体路などの微小デバイス構造の
形或に種々の形態のエッチングが非常に重要な役割を果
たす。一般に、その様な構造部分は、基板上に?fy’
lcr材料の層を堆積させ、さらに感光姓の「レジスト
」層を堆積させ、そのレジスト層を投影結像および現像
によりバターニングし、その現像したパターンをエッチ
ングにより前記の所望材料層に転写する。導体路の場合
は、得られた構造は、例えば、電力を供給する、金属酸
化物半導体(MOS)  トランジスターのチャネル区
域を限定する、あるいはチップ内部の二点間、またはチ
ップとその周囲との間で信号を伝達するのに使用できる
導体路の様なエンチングした構造は均一な幅を有するの
が望ましいが、実際に得られる線幅は、リソグラフィ並
びにエッチングに関係した数多くの理由により、変動す
ることがある。例えば、リソグラフィにより限定される
幅は、投影レンズの不完全姓(例えば球面収差および焦
点曲率)、レンズの分解能の限界、ウエハーの非平坦性
およびウエハーの様相、焦点および露光の選択、レジス
トの処理条件(例えば現像温度、およびレジストコント
ラストや厚さ)、ある構造部分の隣接構造に対する近接
性、および下地の様相により影響を受ける。また、エッ
チングした線幅は、エッチング剤の特定の性質、エッチ
ング剤の均質性(処理毎、ウエハー毎、並びに一つのウ
エハー内)、レジストのプロフィール、レジストの処理
、および構造部分の近接性によっても、さらに影響され
る。
構造の幅の均質性に関して、上記の様に、リソグラフィ
並びにエッチングにおいて問題となる近接効果について
、以下において特に注目する。
特に、構造の幅および間隔がリソグラフィ装置の限界能
力に近づく場合、リソグラフィの近接効果は非常に重要
となり、設計基準であるデバイスサイズの限界が絶えず
小さくなってきており、つのデバイス世代から次の世代
へ更に小さくなって行くので、その様な効果は益々注目
を集める様になっている。リソグラフィの近接効果の影
響に関しては、例えば P.D.  ロバートソン等、「投影リソグラフィにお
ける近接効果および不均一照明の影響」、SPIE会報
、第334巻(1982)、37−43頁、および Y.ニッサンーコーエン等、「サブミクロンの光学リソ
グラフィマスクに対する可変近接補正」、技術文献要録
、1987VLSI技術シンポジウム、軽井沢、I E
EE、■987、1114頁を参照するとよい。
エッチングに影響する近接効果に関しては、その様な効
果は、一般的には、プラズマエッチングの際における、
重合性材料の堆積により、あるいは非揮発性のエッチン
グ生底物の再堆積により側壁フィルムが形成されること
によると考えられる。
例えば、 R,J.  シュッツ、「反応性プラズマエッチング」
第5章、VLSI技術、第2版、S. M. Sze,
ed.+マツグローヒル、ニューヨーク、1988参照
この様に、近接効果は、レジスト層中に不正確な図形を
描き、最終的には不正確な構造ディメンションをもたら
すことがある。それゆえ、特定の構造を正確に再現する
ためには、近接効果のために引き起こされる。エッチン
グした構造のサイズの変動を最少に抑えることが望まし
く、以下に説明する本発明も、その様な必要性によるも
のである。
発明の概要 好ましい処理条件下では、リソグラフイの近接効果がエ
ッチングの近接効果により相殺されることがわかった。
本発明によれば、集積回路デバイスの製造において、堆
積層をエッチングすることにより、基体上にパターン構
造を形或する。このパターンは近接した構造、並びによ
り遠く離れた構造を含む。エッチングはりソグラフィに
より限定したレジストパターンとほぼ一致しており、そ
のレジストパターンは、所望の図形とほぼ一致している
。レジスト層の厚さなどの処理パラメータは、リソグラ
フィの近接効果によるレジストパターンにおける不正確
性が、エッチングの近接効果による不正確性を相殺する
ことによって、少なくとも近似的に補償される様に選択
する。さらに詳しくは、処理パラメータの値として、補
償が局所的に最適になる最適値に等しい値か、またはそ
の近くの値を選択する。
本発明は、レチクルまたはマスクパターンを、1対1ま
たは縮小で投影して行なうパターニングを伴うデハイス
の製造、並びに、例えば焦点を合わせた電子線またはレ
ーザー光線によりレジスト層中にパターンを作戊する直
接書き込み方法に使用することができる。さらに、本発
明の直接書込みの用途には、光学ならびにX一線リソグ
ラフィー用マスクの製造も含まれる。
本発明の最初の好ましい実施態様を、誘電体上の導体路
、例えば金属あるいはドーピングした半導体材料からな
る導体路の製作に関して説明する。
近接効果を定量的に評価するには、公称幅がフォトリソ
グラフィ投影装置の(設計基準)@界、またはその近く
にあり、間隔が(設計基準の)密または詰まった状態か
ら(設計基準の何倍もの)離れた状態にわたる、複数の
平行な導体路または「ランナー」の様な、簡単なテスト
パターンに基づく尺度を使用するのが便利である。例え
ば、第1図に示す装置は、基板10、誘電体層11、導
体層12、およびパターン化した(有機)レジスト層1
3を備えており、レジスト構造131は密な環境にあり
、レジスト構造132は離れている。
投影結像および現像に関連して起こるリソグラフィの近
接効果により、現像した構造の幅として密な場合におけ
るWpおよび離れた場合におけるVpの異なった幅が生
じ、その差 δp=Wp−Vp をその様なりソグラフィ効果の尺度とすることができる
導体層をエッチング(および残留レジスト材料の剥離)
してリソグラフィによるパターンを転写することにより
、第1図のデバイスは、第2図に示す形をとるが、導体
121のエッチングされた構造幅Wtおよび導体122
のVtがリソグラフィによる構造幅WpおよびVpに対
応する。上記のりソグラフィの近接効果に対する尺度δ
Pと同様に、リソグラフィおよびエッチングの近接効果
を組み合わせた尺度は差 δt=wt−vt で定義され、最後にエッチングの近接効果に対する尺度
は δe一δt一δp で定義される。
本発明は、リソグラフィの近接効果がエッチングの近接
効果により相殺され、最適には、十分補償されあるいは
消去されさえする様に、処理条件あるいはパラメータを
選i尺することができ、その様な好ましい選択において
は、δpおよびδeの両方ともゼロではなく、これらの
二つの量は符号が反対である、という発見に基づいてい
る。これに関して重要であることが分った一つのパラメ
ータはフォトレジスト層の厚さであるが、その様な重要
性は次の実験により確認されている。
4000オングストロームの二酸化ケイ素絶縁層で被覆
した実質的に平坦なウエハー基板上に、4200オング
ストロームのリンをドーピングしたポリシリコン導体層
を堆積させた。異なった、その様な各基板上に、オーリ
ン−ハント(OlinHunt) AS P R 2 
3 8フォトレジスト層をそれぞれ約0. 6、1. 
1および2.0マイクロメーターの厚さに堆積させた。
これらのレジスト層をホットプレート上で、約115゜
Cの温度で約60秒間、予備焼き付けした。密に、並び
に離して配置した構造部分からなる、同等の0. 6マ
イクロメーター設計基準テストパターンを、フォトリソ
グラフィにより開口数0.40のレンズおよび照明波長
365ナノメーターで投影して規定し、露光したフィル
ムを予備焼き付けと同じ条件で再び焼き付けた。
このパターンを、脱イオン水で1:1に希釈したオーリ
ン−ハントLSI現像剤に、約23゜Cの温度において
浸漬して現像した。現像したフォトレジストの線幅をA
mray l 5 0 0走査電子顕微鏡で測定した。
多くの試料を採り、約5マイクロメーターの長さに沿っ
て平均し、基本幅WpおよびVpを注意して測定した。
現像したパターンを、Tegall511e装置中で、
CF:+Br/Cfz薬品を使用し、反応性スパンター
エ・ンチングにより、ドーピングしたポリシリコン層に
転写した。エッチングした線幅WtおよびVtを、80
マイクロメーターの距離にわたるシート抵抗測定および
電圧低下測定を含む、Prometrix Litho
 Map @ L M 2 0システムを使用し、電気
的精査により求められた。
上に定義した量δp、δtおよびδeについて得られた
値を、レジスト層の厚さの関数として第3図に示すが、
約1マイクロメーターのレジスト層厚について、リソグ
ラフイの近接効果はエッチングの近接効果により補償さ
れることが分かる。
より一般的には、約0.75マイクロメーターを超える
レジスト厚に対して、量δpおよびδeは反対の符号を
有し、特に好ましい近接効果補償は、0.9〜1.1マ
イクロメーターの好ましい厚さ範囲に対して実現される
。このことは、先行技術による、1.2ミクロン以上の
代表的なレジスト層厚と対照的である。
好ましい、比較的小さいレジスト層厚に対して、好まし
く、バターニングすべき表面は十分に平らであり、また
、マスクの場合は平坦性が確保されているので、本発明
の好ましい処理方法は、例えばレーザーまたは電子線の
直接書き込みによるマスク製作にも適用できる。その様
なマスクは、光学またはX一線リソグラフィ用とするこ
とができ、後者に本発明を使用することは、X線マスク
の製造にプラズマエッチングを使用するのが好ましいの
で、特に有利であると考えられ、プラズマ(ドライ)エ
ッチングも本発明に関連して好ましい。
近接効果に影響を及ぼし、リソグラフィおよびエッチン
グの近接効果の間に少なくとも部分的な補償をもたらす
ために選択できる他のパラメータは、レジストの予備焼
き付けの時間および温度、それに現像剤の温度である。
上記の最適レジスト層厚の決定と同様に、量δeをδp
に対して相殺することによりδtを最小にするために他
のパラメータを選択することができるが、パラメータは
問題となる範囲全体で変化するので、最適パラメータ値
は数多くの測定の結果として選択する。層厚の場合の様
に、パラメータ値の好ましい範囲は、最適パラメータ値
のプラスまたはマイナス10%と定義することができる
。(最適パラメータ値に対して、量δLは、例えば第3
図に示す場合は、ゼロでよく、他の場合にはその様な最
適値は、δtの大きさの、ゼロでない局所的な最小値に
対応できる) 上記の、本発明の好ましい実施形態様はポリシリコン導
体材料のパターンエッチングを説明しているが、本発明
の好ましい処理は、例えばアルミニウム、タングステン
、ケイ化タングステン、およびケイ化タンタルの様な他
の導体材料にも適用できる。さらに、その様な処理は、
例えばドーピングしていない半導体材料の様な他の材料
や、例えば窒化ケイ素や二酸化ケイ素の様な誘電体にも
同様に適用できる。また、本発明は、ここではレチクル
パターンの投影が関与するパターニング方法を主として
問題にしているが、やはりリソグラフィの近接効果によ
り影響されることが分かっている直接書き込み方法にも
適用される。
その上、近接効果の評価を密な環境および離れた環境に
ある細長い試験構造で評価することは、望ましいエッチ
ング構造が同様に細長い場合に特に適している。これに
対して、構造の形状が異なっている場合は、例えば、や
はり密な環境および離れた環境にある構造の直径の様な
、他の尺度を使用するのが好ましい場合もある。最後に
、写真によるパターニングのために画像を投影する場合
、本発明による好ましい処理は、望ましい比率の構造を
備えた投影マスクまたはレチクルを使用することができ
るが、その様なレチクルへのバイアスの使用を排除する
ものではなく、本発明は、何か都合の良い尺度により、
リソグラフィおよびエッチングの近接効果を相殺できさ
えすれば、どの様な用途に適用できる。
【図面の簡単な説明】
第1図および第2図は処理の異なる段階におけるデバイ
ス構造の模式的断面図であり、第3図は具体的処理に際
して実現された本発明の概念を説明するために実験デー
タをグラフに表現したものである。 Fl(;. ! Fl(;. 2

Claims (1)

  1. 【特許請求の範囲】 1、基体(例えば11)上の望ましい材料(例えば12
    )の層を選択的にエッチングすることを含み、エッチン
    グは複数の構造(例えば13)を含む望ましいパターン
    に少なくともほぼ一致し、該構造の少なくとも一つが、
    リソグラフィ並びにエッチングの近接効果を無視できな
    い環境にあり、 エッチングの前に、該望ましい層上のレジ スト層に第一のパターンをリソグラフィーで形成する工
    程が有し、該第一パターンはその望ましい図形と第一の
    近似的一致状態にあり、さらに 該望ましい層のエッチングは、該第一パタ ーンと第二の近似的一致状態にある第二のパターンを作
    成するように行なう、 集積回路デバイスまたは集積回路投影マス クの製造方法において、 処理パラメータの実際値を、リソグラフィ の近接効果がエッチングの近接効果により少なくとも部
    分的に補償される様に、かつ該実際値が該処理パラメー
    タの最適値と少なくともほぼ一致し、該最適値を、該エ
    ッチング近接効果による該リソグラフィ近接効果の補償
    が局所的に最適になる様に決定することを特徴とする方
    法。 2、該レジスト層中で現像し、該望ましい材料の層(例
    えば12)中でエッチングした時に、密な環境にある構
    造(例えば131)の幅および離れた構造(例えば13
    2)の幅に基づいて近接効果を決定することを特徴とす
    る請求項1記載の方法。 3、前記最適値において、前記リソグラフィの近接効果
    が前記エッチング近接効果により相殺されることを特徴
    とする請求項1記載の方法。 4、エッチングをプラズマエッチングにより行なうこと
    を特徴とする請求項1記載の方法。 5、前記第一パターンの作成がマスクパターンの投影を
    含むことを特徴とする請求項1記載の方法。 6、前記の望ましい材料(例えば12)が導体材料から
    なることを特徴とする請求項1記載の方法。 7、該導体材料がポリシリコンからなることを特徴とす
    る請求項6記載の方法。 8、該導体材料が、アルミニウム、タングステン、ケイ
    化タングステン、およびケイ化タンタルからなる群より
    選択されることを特徴とする請求項6記載の方法。 9、前記の望ましい材料(例えば12)が誘電体からな
    ることを特徴とする請求項1記載の方法。 10、前記処理パラメータがレジスト層の厚さであるこ
    とを特徴とする請求項1記載の方法。 11、レジスト層の厚さが0.75マイクロメーターよ
    りも大きいことを特徴とする請求項10記載の方法。 12、レジスト層の厚さが0.9乃至1.1マイクロメ
    ーターの範囲内にあることを特徴とする請求項11記載
    の方法。 13、該レジスト層の材料がオーリン−ハントASPR
    238レジスト材料からなることを特徴とする請求項1
    2記載の方法。
JP25877290A 1989-09-27 1990-09-27 リソグラフィおよびエッチング近接効果の補償方法 Expired - Lifetime JPH0799431B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/413,356 US5057462A (en) 1989-09-27 1989-09-27 Compensation of lithographic and etch proximity effects
US413,356 1989-09-27

Publications (2)

Publication Number Publication Date
JPH03170929A true JPH03170929A (ja) 1991-07-24
JPH0799431B2 JPH0799431B2 (ja) 1995-10-25

Family

ID=23636923

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25877290A Expired - Lifetime JPH0799431B2 (ja) 1989-09-27 1990-09-27 リソグラフィおよびエッチング近接効果の補償方法

Country Status (5)

Country Link
US (1) US5057462A (ja)
EP (1) EP0420489B1 (ja)
JP (1) JPH0799431B2 (ja)
DE (1) DE69031856T2 (ja)
ES (1) ES2110412T3 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930008866B1 (ko) * 1990-04-20 1993-09-16 가부시키가이샤 도시바 반도체장치 및 그 제조방법
JPH04212472A (ja) * 1990-07-13 1992-08-04 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US5710711A (en) * 1992-10-21 1998-01-20 Lucent Technologies Inc. Method and integrated circuit adapted for partial scan testability
US5656509A (en) * 1995-05-10 1997-08-12 Advanced Micro Devices, Inc. Method and test structure for determining gouging in a flash EPROM cell during SAS etch
KR0172561B1 (ko) * 1995-06-23 1999-03-30 김주용 노강 마스크의 근접 효과 억제방법
KR0160924B1 (ko) * 1995-06-30 1998-12-15 김주용 노광 마스크
US6653733B1 (en) * 1996-02-23 2003-11-25 Micron Technology, Inc. Conductors in semiconductor devices
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
US6143663A (en) * 1998-01-22 2000-11-07 Cypress Semiconductor Corporation Employing deionized water and an abrasive surface to polish a semiconductor topography
US5858591A (en) * 1998-02-02 1999-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Optical proximity correction during wafer processing through subfile bias modification with subsequent subfile merging
US6171180B1 (en) 1998-03-31 2001-01-09 Cypress Semiconductor Corporation Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface
US5972124A (en) 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6534378B1 (en) 1998-08-31 2003-03-18 Cypress Semiconductor Corp. Method for forming an integrated circuit device
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6566249B1 (en) 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
US6596466B1 (en) 2000-01-25 2003-07-22 Cypress Semiconductor Corporation Contact structure and method of forming a contact structure
US6265120B1 (en) 2000-02-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Geometry design of active region to improve junction breakdown and field isolation in STI process
DE10013995A1 (de) * 2000-03-22 2001-09-27 Chemagen Biopolymer Technologi Magnetische, silanisierte Trägermaterialien auf Basis von Polyvinylalkohol
US6555895B1 (en) 2000-07-17 2003-04-29 General Semiconductor, Inc. Devices and methods for addressing optical edge effects in connection with etched trenches
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
US7897008B2 (en) 2006-10-27 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for regional plasma control
JP4511582B2 (ja) * 2007-11-07 2010-07-28 シャープ株式会社 マスクパターンの補正方法、フォトマスク、および半導体装置の製造方法
US8387674B2 (en) 2007-11-30 2013-03-05 Taiwan Semiconductor Manufacturing Comany, Ltd. Chip on wafer bonder
US8003545B2 (en) * 2008-02-14 2011-08-23 Spansion Llc Method of forming an electronic device including forming features within a mask and a selective removal process
US8178280B2 (en) * 2010-02-05 2012-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-contained proximity effect correction inspiration for advanced lithography (special)
CN111982883B (zh) * 2020-09-02 2023-04-14 鲁东大学 一种石墨烯/银十六角星阵列拉曼增强基底及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4463265A (en) * 1982-06-17 1984-07-31 Hewlett-Packard Company Electron beam proximity effect correction by reverse field pattern exposure
US4610948A (en) * 1984-01-25 1986-09-09 The United States Of America As Represented By The Secretary Of The Army Electron beam peripheral patterning of integrated circuits
US4761560A (en) * 1984-01-25 1988-08-02 The United States Of America As Represented By The Secretary Of The Army Measurement of proximity effects in electron beam lithography
JPS63208049A (ja) * 1987-02-24 1988-08-29 Nec Corp 半導体製造用マスクの製造方法およびその装置

Also Published As

Publication number Publication date
US5057462A (en) 1991-10-15
EP0420489A2 (en) 1991-04-03
ES2110412T3 (es) 1998-02-16
DE69031856D1 (de) 1998-02-05
DE69031856T2 (de) 1998-04-16
JPH0799431B2 (ja) 1995-10-25
EP0420489B1 (en) 1997-12-29
EP0420489A3 (en) 1992-04-15

Similar Documents

Publication Publication Date Title
JPH03170929A (ja) リソグラフィおよびエッチング近接効果の補償方法
US10012898B2 (en) EUV mask for monitoring focus in EUV lithography
JP4460291B2 (ja) 反射マスクを使用した集積回路
CN112305856B (zh) 极紫外光微影光罩与图案化半导体晶圆的方法
CN101900938A (zh) 用于在双重图案化光刻工艺中提供抗蚀剂对准标记的设备和方法
US9735065B2 (en) Systems and methods of local focus error compensation for semiconductor processes
US6777145B2 (en) In-line focus monitor structure and method using top-down SEM
US8252491B2 (en) Method of forming a marker, substrate having a marker and device manufacturing method
WO2023091312A1 (en) Precision multi-axis photolithography alignment correction using stressor film
US5723238A (en) Inspection of lens error associated with lens heating in a photolithographic system
US6514867B1 (en) Method of creating narrow trench lines using hard mask
La Fontaine et al. Study of the influence of substrate topography on the focusing performance of advanced lithography scanners
JPH1115139A (ja) マスクパターン作成方法およびこの方法により形成されたマスク
US7393616B2 (en) Line end spacing measurement
US6537708B2 (en) Electrical critical dimension measurements on photomasks
Cirelli et al. Optimizing numerical aperture and partial coherence to reduce proximity effect in deep-UV lithography
US6753963B1 (en) Method of calibration of magnification of optical devices
US6514874B1 (en) Method of using controlled resist footing on silicon nitride substrate for smaller spacing of integrated circuit device features
Kuyel et al. 0.5-micron deep-UV lithography using a Micrascan-90 step-and-scan exposure tool
Zhang et al. Cr and TaN absorber mask etch CD performance study for extreme-ultraviolet lithography
US20020168838A1 (en) Method for performing lithographic process to a multi-layered photoresist layer
US20020100903A1 (en) Methodology to mitigate electron beam induced charge dissipation on polysilicon fine patterning
Takahashi et al. Pattern distortion of the stencil reticle caused by stress of silicon membrane and resist on the reticle
Irmscher et al. NIL template manufacturing using a variable shaped e-beam writer and a new pCAR
Tsuboi et al. X‐ray mask fabrication using advanced optical lithography

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081025

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081025

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091025

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091025

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101025

Year of fee payment: 15

EXPY Cancellation because of completion of term