JPH03172017A - パワーｆｅｔ用適応ゲート放電回路 - Google Patents
パワーｆｅｔ用適応ゲート放電回路Info
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- JPH03172017A JPH03172017A JP2301230A JP30123090A JPH03172017A JP H03172017 A JPH03172017 A JP H03172017A JP 2301230 A JP2301230 A JP 2301230A JP 30123090 A JP30123090 A JP 30123090A JP H03172017 A JPH03172017 A JP H03172017A
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- gate
- power fet
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
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- H03K—PULSE TECHNIQUE
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6877—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit
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- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
挾術分野
本発明は、電子回路に関するものであって、更に詳細に
は、パワーＦＥＴゲートを完全に放電するために全ての
その他の回路がターンオフした後に活性状態を維持し、
次いでそれ自身がオフし、従って（ｊＦ−給源と接地と
の間に単一の低電流経路が残存するに過ぎないパワーＦ
ＥＴゲート放電回路に関するものである。
は、パワーＦＥＴゲートを完全に放電するために全ての
その他の回路がターンオフした後に活性状態を維持し、
次いでそれ自身がオフし、従って（ｊＦ−給源と接地と
の間に単一の低電流経路が残存するに過ぎないパワーＦ
ＥＴゲート放電回路に関するものである。
従来技術
大型パワーＭＯＳＦＥＴトランジスタのゲートインピー
ダンスは高度に容量性である。従って、「充亀」及びｒ
ｈＩｉｆｌｉ Ｊという用語は、それぞれ、パワート
ランジスタをターンオン及びターンオフすることを意味
するものとして使用する。
ダンスは高度に容量性である。従って、「充亀」及びｒ
ｈＩｉｆｌｉ Ｊという用語は、それぞれ、パワート
ランジスタをターンオン及びターンオフすることを意味
するものとして使用する。
全ての高ｔＮｒｎ側ドライバ通用において（及び、Ｏｔ
ｒＲ給電圧から動作する低電位側ドライバにおいて）
、パワーＦＥＴのゲートは、パワーＦＥＴをターンオン
させるために、｛』（給電位よりも高く上昇されねばな
らない。このことは、パワーＦＥＴゲー１・を供給源よ
り高い所望の電位へ「ポンプコする充？ｔｉ門路を使川
ずることを必要とする。典型的に、この充電１０１路は
、ＦＥＴがターンオンした後にパワーＦＥＴゲート上に
所望の電位を維Ｆ！ｊシ、一Ｊｊ同１１，１１に、不要
な電流トレインを最小とするように構成される。
ｒＲ給電圧から動作する低電位側ドライバにおいて）
、パワーＦＥＴのゲートは、パワーＦＥＴをターンオン
させるために、｛』（給電位よりも高く上昇されねばな
らない。このことは、パワーＦＥＴゲー１・を供給源よ
り高い所望の電位へ「ポンプコする充？ｔｉ門路を使川
ずることを必要とする。典型的に、この充電１０１路は
、ＦＥＴがターンオンした後にパワーＦＥＴゲート上に
所望の電位を維Ｆ！ｊシ、一Ｊｊ同１１，１１に、不要
な電流トレインを最小とするように構成される。
同様に、パワーＦＥＴのゲートをプルダウンして該ＦＥ
Ｔをターンオフさせるために放電回路が必要とされる。
Ｔをターンオフさせるために放電回路が必要とされる。
最適には、この放電回路は、バワ−ＦＥＴがオフである
場合に、電流を保存すべきである。例えば、自動車への
適用においては、点火がターンオフされる場合であって
も、何らかの回路（例えば、クロック、メモリラジオな
ど）は電力が供給される状態を維持することが要求され
る。この適用場面においては、これらの選択した回路へ
パワーを供給すると共に、ｒ１勤車のバッテリー上での
ｒ＠流のドレインを最小とすることが極めて望ましい。
場合に、電流を保存すべきである。例えば、自動車への
適用においては、点火がターンオフされる場合であって
も、何らかの回路（例えば、クロック、メモリラジオな
ど）は電力が供給される状態を維持することが要求され
る。この適用場面においては、これらの選択した回路へ
パワーを供給すると共に、ｒ１勤車のバッテリー上での
ｒ＠流のドレインを最小とすることが極めて望ましい。
典型的に、ＭＯＳＩ−ランジスタのスイッチング速度が
高速であり且つ真のオン／オフ動作を与えるので、パワ
ーＦＥＴ用の充電及び放電回路を実現するためにＭＯＳ
回路が使用される。
高速であり且つ真のオン／オフ動作を与えるので、パワ
ーＦＥＴ用の充電及び放電回路を実現するためにＭＯＳ
回路が使用される。
しかしながら、ＭＯＳスイッチの主要な欠点は、ある厳
しい動作環境においては、ＭＯＳトランジスタの低ブレ
ークダウン電圧が、該トランジスタを高い過渡的電圧に
耐えるのには不十分であるという点てある。例えば、１
：１動車システムにおいては、不本意の逆バッテリー条
件又はバッテリーケプルの弛みなどが発生する可能性が
あり、そのために、ある［１動車メーカーは、これらの
適用場而において使用される集積回路（ＩＣ）は、一般
的に使川されるＭＯＳｈランジスタのブレークダウン電
圧よりもはるかに高いたかだか６０Ｖの電佳に耐えるこ
とが可能なものであることを特定している。従って、Ｍ
ＯＳスイッチングトランジスタを過渡的用住から遮断す
るために付加的な保護回路が必要とされる。
しい動作環境においては、ＭＯＳトランジスタの低ブレ
ークダウン電圧が、該トランジスタを高い過渡的電圧に
耐えるのには不十分であるという点てある。例えば、１
：１動車システムにおいては、不本意の逆バッテリー条
件又はバッテリーケプルの弛みなどが発生する可能性が
あり、そのために、ある［１動車メーカーは、これらの
適用場而において使用される集積回路（ＩＣ）は、一般
的に使川されるＭＯＳｈランジスタのブレークダウン電
圧よりもはるかに高いたかだか６０Ｖの電佳に耐えるこ
とが可能なものであることを特定している。従って、Ｍ
ＯＳスイッチングトランジスタを過渡的用住から遮断す
るために付加的な保護回路が必要とされる。
ｈｔ電回路は、高い過渡的電圧に耐えるべく構成された
バイボーラトランジスタを使用して実現することが可能
である。しかしながら、所望のオン／オフスイッチング
速度を維持するために、典型的に、かなりのバイアス電
流が必要とされる。
バイボーラトランジスタを使用して実現することが可能
である。しかしながら、所望のオン／オフスイッチング
速度を維持するために、典型的に、かなりのバイアス電
流が必要とされる。
１１的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を角Ｉｉ′哨し、他の全ての回
路がターンオフした後にも活性状態を維持してパワーＦ
ＥＴゲートを完全に放電し、次いでそれｎ身がオフ状態
となるパワーＦＥＴゲート放電回路を提供することを目
的とする。
した如き従来技術の欠点を角Ｉｉ′哨し、他の全ての回
路がターンオフした後にも活性状態を維持してパワーＦ
ＥＴゲートを完全に放電し、次いでそれｎ身がオフ状態
となるパワーＦＥＴゲート放電回路を提供することを目
的とする。
構成
本発明によれば、パワーＦＥＴトランジスタのゲートを
放電する適応ゲート放電回路が堤供され、該パワーＦＥ
Ｔゲートは制御信号によって該パヮ−ＦＥＴをオン状態
に保持するのに十分な争刀期電位に保持される。この適
応ゲート放電回路は、制御信号がターンオフされる場合
に、パワーＦＥＴゲートを選択電位以下に放電させる放
電駆動１ｉｉｌ路を有している。ゲート放電の期間中、
適応バイアス回路が、放電回路及びそれがバイアスして
いるその他のＩＦ意のｒｉｉｌ路の両方にχ・Ｉして動
作電圧を供給し続ける。しかしながら、パワーＦＥＴゲ
ートの電位が前記選択電位以下にＩＩＩ”Ｆすると、低
電流バイアス回路が、該適応バイアス回路の動作電圧を
減少させ、その際に、該適応バイアス回路及びそれがバ
イアスしているその他の回路をターンオフさせる。
放電する適応ゲート放電回路が堤供され、該パワーＦＥ
Ｔゲートは制御信号によって該パヮ−ＦＥＴをオン状態
に保持するのに十分な争刀期電位に保持される。この適
応ゲート放電回路は、制御信号がターンオフされる場合
に、パワーＦＥＴゲートを選択電位以下に放電させる放
電駆動１ｉｉｌ路を有している。ゲート放電の期間中、
適応バイアス回路が、放電回路及びそれがバイアスして
いるその他のＩＦ意のｒｉｉｌ路の両方にχ・Ｉして動
作電圧を供給し続ける。しかしながら、パワーＦＥＴゲ
ートの電位が前記選択電位以下にＩＩＩ”Ｆすると、低
電流バイアス回路が、該適応バイアス回路の動作電圧を
減少させ、その際に、該適応バイアス回路及びそれがバ
イアスしているその他の回路をターンオフさせる。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
添付の図面は、本発明の一実施例に基づいて構威された
適応ゲート放電回路１０を概略示している。この図示し
た回路は、公知の製造技術を使用して集積回路形，態で
実現することが可能である。
適応ゲート放電回路１０を概略示している。この図示し
た回路は、公知の製造技術を使用して集積回路形，態で
実現することが可能である。
図示した如く、適応ゲート放電回路１０は、ゲート充電
回路１２とパワーＦＥＴ１４との間に接続されている。
回路１２とパワーＦＥＴ１４との間に接続されている。
パワーＦＥＴ１４は、図面中においては、高電１立側ド
ライバ形態内に接続して示されており、負尚１６の他方
の側は接地へ接続されている。しかしながら、当業者等
に明らかな如く、本発明の概念は、低電位側ドライバ形
態で使川されるゲートｈ父ホ回路にも同様に適用可能な
ものである。
ライバ形態内に接続して示されており、負尚１６の他方
の側は接地へ接続されている。しかしながら、当業者等
に明らかな如く、本発明の概念は、低電位側ドライバ形
態で使川されるゲートｈ父ホ回路にも同様に適用可能な
ものである。
制御信号１３が、ＮＰＮ人力トランジスタＱ２３ヘオン
／オフベース駆動を供給する。トランジスタＱ２３のコ
レクタは、正供給電源Ｖ＋へ接続されており、そのエミ
ッタは、以下に詳細に説明する適応バイアスネットワー
クの一部を形或する２０ＫΩ抵抗Ｒ１２、ＩＯＸ Ｎ
ＰＮトランジスタＱ１７及び５００Ω抵抗Ｒ １． ８
を介して接地へ接続されている。
／オフベース駆動を供給する。トランジスタＱ２３のコ
レクタは、正供給電源Ｖ＋へ接続されており、そのエミ
ッタは、以下に詳細に説明する適応バイアスネットワー
クの一部を形或する２０ＫΩ抵抗Ｒ１２、ＩＯＸ Ｎ
ＰＮトランジスタＱ１７及び５００Ω抵抗Ｒ １． ８
を介して接地へ接続されている。
２Ｘ ＮＰＮ放電駆動トランジスタＱ２４は、１ＭΩ
抵抗Ｒ９及び３個のダイオード形態のＮＰＮトランジス
タＱ２０．Ｑ２１，Ｑ２２を包含する低電流バイアス列
を介して正の供給電源からそのベース駆動を受取る。こ
の低ｆ′ｌ流バイアス列は、常時、小さな量の電流（約
１０μＡ）を引出す。
抵抗Ｒ９及び３個のダイオード形態のＮＰＮトランジス
タＱ２０．Ｑ２１，Ｑ２２を包含する低電流バイアス列
を介して正の供給電源からそのベース駆動を受取る。こ
の低ｆ′ｌ流バイアス列は、常時、小さな量の電流（約
１０μＡ）を引出す。
４Ｘ ＮＰＮトランジスタＱ］５、トランジスタＱ１
６及びＱ１７、ＩＯＫΩ抵抗Ｒｌｌ及び５００Ω抵抗Ｒ
１８を具備する適応バイアス距１路は、上述した低電流
バイアス列と放電駆動トランジスタＱ２４との間に接続
されている。
６及びＱ１７、ＩＯＫΩ抵抗Ｒｌｌ及び５００Ω抵抗Ｒ
１８を具備する適応バイアス距１路は、上述した低電流
バイアス列と放電駆動トランジスタＱ２４との間に接続
されている。
マルチコレクタ２Ｘ ＰＮＰｆｌｉ流ミラートランジ
スタＱ２７ （２５ＫΩベース・エミッタ批抗Ｒ１７を
具備している）及びマルチコレクタ６ＸＰＮＰｍ流ミラ
ートランジスタＱ３１ （５ＫΩベース・エミッタ抵
抗Ｒ１６を具備している）は、放電駆動トランジスタＱ
２４の出力端とバヮーＦＥＴ１４のゲートとの間に接続
されている。電流ミラー］・ランジスタＱ３１の一次コ
レクタはバヮ−Ｆ Ｅ Ｔ １ ４のソースへ接続され
ている。
スタＱ２７ （２５ＫΩベース・エミッタ批抗Ｒ１７を
具備している）及びマルチコレクタ６ＸＰＮＰｍ流ミラ
ートランジスタＱ３１ （５ＫΩベース・エミッタ抵
抗Ｒ１６を具備している）は、放電駆動トランジスタＱ
２４の出力端とバヮーＦＥＴ１４のゲートとの間に接続
されている。電流ミラー］・ランジスタＱ３１の一次コ
レクタはバヮ−Ｆ Ｅ Ｔ １ ４のソースへ接続され
ている。
適応ゲート枚電１回路１０の構！戊について説明したの
で、その動作について説明する。以下の説明においては
、ゲート充ｔｔｉ Ｆ『Ｉ路１２がパヮーＦＥＴ１４を
ターンオンし、パワーＦＥＴ］４がターンオフされると
ころであると仮定する。
で、その動作について説明する。以下の説明においては
、ゲート充ｔｔｉ Ｆ『Ｉ路１２がパヮーＦＥＴ１４を
ターンオンし、パワーＦＥＴ］４がターンオフされると
ころであると仮定する。
パワーＦＥＴ’ｌ４がターンオンしていると、人力トラ
ンジスタ０２３は放ｍＸ〆動トランジスタＱ２４をオフ
状轡に保持する。パワーＦＥＴ１４がターンオフされる
べき場合、トランジスタ０２３は制御信号１３によって
ターンオフされ、放電騙動トランジスタＱ２４かターン
オンすることを５′「容する。
ンジスタ０２３は放ｍＸ〆動トランジスタＱ２４をオフ
状轡に保持する。パワーＦＥＴ１４がターンオフされる
べき場合、トランジスタ０２３は制御信号１３によって
ターンオフされ、放電騙動トランジスタＱ２４かターン
オンすることを５′「容する。
抵抗Ｒ９及びダイオーｈ Ｑ ２ ０ − Ｑ ２ ２
から｛１■成される代電流バイアス列は、トランジスタ
Ｑ２４のベース及びトランジスタＱ１５−Ｑ１７と批抗
Ｒｌｌ及びＲ１８から溝戊される適応バイアス回路の両
方をバイアスする。
から｛１■成される代電流バイアス列は、トランジスタ
Ｑ２４のベース及びトランジスタＱ１５−Ｑ１７と批抗
Ｒｌｌ及びＲ１８から溝戊される適応バイアス回路の両
方をバイアスする。
トランジスタＱ２４は、二つの電流源、即ちトランジス
タＱ１７及び抵抗Ｒ ｌ． ２を有している。
タＱ１７及び抵抗Ｒ ｌ． ２を有している。
即ち、トランジスタＱ２４内を流れる電流は、トランジ
スタＱ１７（ＩＯＸエミッタ）内を流れるΔＶ ｎｐ．
／ Ｒ威分と、抵抗Ｒ１ ２ （２０ＫＱ） 内を流れ
る２ＶＢＥ／Ｒ成分との和である。抵抗Ｒ１２内を流れ
る電流は、負の温度係数を有しており、それはトランジ
スタＱ１２を介して流れる電流の正の温度係数によって
バランスされる。
スタＱ１７（ＩＯＸエミッタ）内を流れるΔＶ ｎｐ．
／ Ｒ威分と、抵抗Ｒ１ ２ （２０ＫＱ） 内を流れ
る２ＶＢＥ／Ｒ成分との和である。抵抗Ｒ１２内を流れ
る電流は、負の温度係数を有しており、それはトランジ
スタＱ１２を介して流れる電流の正の温度係数によって
バランスされる。
？ｌｌＳ流ミラートランジスタＱ２７及びＱ３１は、放
電駆動トランジスタＱ２４のコレクタ電流を、約５０の
係数で乗算し、放電時間を減少させる。
電駆動トランジスタＱ２４のコレクタ電流を、約５０の
係数で乗算し、放電時間を減少させる。
パワーＦＥＴ１４のゲート電圧が４ＶＢＥよりロＦずる
と、放電駆動トランジスタＱ２４は飽和状態に入り、抵
抗Ｒ９から得られるバイアス電流の全てを引出し、トラ
ンジスタＱ１５（４Ｘエミッタ）のベースをプルダウン
する。パワーＦＥＴＩ４のゲートが完全に放電されると
、カスコードトランジスタＱ１５及びＱ２４のベースバ
イアスは、１Ｖｎｇ＋抵抗Ｒ］２を横断しての小さな電
圧となる。この電圧は、適応ハイアスＩ！ｉＩ路川の動
作電圧よりＦ側であり、それは、従って、それがバイア
スしているその他の回路とｊ（に完全にターンオフされ
る。従って、パワーＦ Ｅ Ｔ １． ４のゲートは、
５ＫΩ抵抗Ｒ１６及び２５ＫＱ梃抗ＲＩ７及び飽和して
いるｈ’ｉ電駆動トランジスタＱ２４を介して接地近く
に保Ｉ！ｉされる。
と、放電駆動トランジスタＱ２４は飽和状態に入り、抵
抗Ｒ９から得られるバイアス電流の全てを引出し、トラ
ンジスタＱ１５（４Ｘエミッタ）のベースをプルダウン
する。パワーＦＥＴＩ４のゲートが完全に放電されると
、カスコードトランジスタＱ１５及びＱ２４のベースバ
イアスは、１Ｖｎｇ＋抵抗Ｒ］２を横断しての小さな電
圧となる。この電圧は、適応ハイアスＩ！ｉＩ路川の動
作電圧よりＦ側であり、それは、従って、それがバイア
スしているその他の回路とｊ（に完全にターンオフされ
る。従って、パワーＦ Ｅ Ｔ １． ４のゲートは、
５ＫΩ抵抗Ｒ１６及び２５ＫＱ梃抗ＲＩ７及び飽和して
いるｈ’ｉ電駆動トランジスタＱ２４を介して接地近く
に保Ｉ！ｉされる。
パワーＦ Ｅ Ｔ １． ４が丙度ターンオンされる場
合、人力トランジスタＱ２３が、制御信号１３の活性化
に応答して、再度ターンオンし、ｌ駆動トランジスタＱ
２４をターンオフし、且つカスコードｌ・ラン冫スタＱ
１． ５及びＱ２４のベースにおける電圧が３ｖｌ１
，へ復帰ずることを可能とし、その間バ７−ＦＥＴ１４
のゲートが充電する。
合、人力トランジスタＱ２３が、制御信号１３の活性化
に応答して、再度ターンオンし、ｌ駆動トランジスタＱ
２４をターンオフし、且つカスコードｌ・ラン冫スタＱ
１． ５及びＱ２４のベースにおける電圧が３ｖｌ１
，へ復帰ずることを可能とし、その間バ７−ＦＥＴ１４
のゲートが充電する。
以上、本発明のＩ体的丈施の態様について詳細に説明し
たが、本発明は、これら只体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。
たが、本発明は、これら只体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。
添付の図面は、本発明の一実施例に基づいて１Ｍ成され
た適応ゲート放電回路を示した概略図である。 （符号の説明） １０：適応ゲート放電回路 １２：ゲート充電回路 １４：パワーＦＥＴ 特ｌγ出願人 ナショナル セミコンダク タ コーポレーション
た適応ゲート放電回路を示した概略図である。 （符号の説明） １０：適応ゲート放電回路 １２：ゲート充電回路 １４：パワーＦＥＴ 特ｌγ出願人 ナショナル セミコンダク タ コーポレーション
Claims (1)
- 【特許請求の範囲】 １、パワーＦＥＴトランジスタのゲートをその導通電位
から放電させる適応ゲート放電回路において、 （ａ）制御信号に応答して前記パワーＦＥＴを前記導通
電位から選択電位以下へ放電させる放電ドライバ回路、 （ｂ）前記パワーＦＥＴゲートの放電期間中前記放電ド
ライバ回路へ動作信号を供給する適応バイアス回路、尚
前記動作信号は前記放電ドライバ回路の動作に対して十
分なものであり、 （ｃ）前記適応バイアス回路へ接続されており且つ前記
パワーＦＥＴゲートが前記選択電位以下に放電すること
に応答して前記適応バイアス回路の動作電圧を減少させ
、その際に前記適応バイアス回路をターンオフさせる低
電流バイアス回路、を有することを特徴とする適応ゲー
ト放電回路。 ２、パワーＦＥＴゲートを導通電位から放電電圧へ放電
させるためにパワーＦＥＴのゲートへ接続されている適
応ゲート放電回路において、（ａ）制御信号に応答して
前記パワーＦＥＴゲートを前記導通電圧から放電させる
放電ドライバ回路が設けられており、前記放電ドライバ
回路は、エミッタを第一抵抗要素を介して接地へ接続し
ており、コレクタをコレクタ電流乗算器を介して前記パ
ワーＦＥＴゲート−接続しており、且つベースを動作信
号を受取るべく接続している放電ドライバトランジスタ
を有しており、 （ｂ）前記パワーＦＥＴゲートの放電期間中に前記動作
信号を前記放電ドライバ回路へ供給する適応バイアス回
路が設けられており、前記適応バイアス回路は、コレク
タを電荷供給源へ接続しており、ベースを第二抵抗要素
を介して前記電荷供給源へ接続すると共に前記放電駆動
トランジスタのベース−接続している第一ＮＰＮトラン
ジスタを有しており、前記第一ＮＰＮトランジスタのエ
ミッタは、第三抵抗要素を介して第二ＮＰＮトランジス
タのベース・コレクタ接合へ接続しており、前記第二Ｎ
ＰＮトランジスタのエミッタは接地へ接続しており、且
つ前記適応バイアス回路は更にコレクタを前記放電駆動
トランジスタのエミッタへ接続しており、ベースを前記
第二ＮＰＮトランジスタのベースへ接続しており且つエ
ミッタを第四抵抗要素を介して接地へ接続している第三
ＮＰＮトランジスタを有しており、 （ｃ）前記パワーＦＥＴゲートが前記放電電圧以下に放
電することに応答して前記適応バイアス回路をターンオ
フさせる低電流バイアス回路が設けられており、前記低
電流バイアス回路は、前記放電駆動トランジスタのベー
スと接地との間に接続されているダイオード手段を有す
ることを特徴とする適応ゲート放電回路。 ３、特許請求の範囲第２項において、前記コレクタ電流
乗算器が、 （ａ）エミッタを前記パワーＦＥＴゲートへ接続してお
り、一次コレクタを前記パワーＦＥＴのソースへ接続し
ており、且つ二次コレクタをそのベースへ接続している
第一マルチコレクタＰＮＰトランジスタ、 （ｂ）エミッタを前記第一マルチコレクタＰＮＰトラン
ジスタのベース・二次コレクタ接合へ接続すると共に第
六抵抗要素を介してそれ自身のベースへ接続しており、
二次コレクタをそのベースへ接続しており、且つベース
・二次コレクタ接合を前記放電駆動トランジスタのコレ
クタへ接続している第二マルチコレクタＰＮＰトランジ
スタ、を有することを特徴とする適応ゲート放電回路。 ４、特許請求の範囲第２項において、前記ダイオード手
段が、複数個のダイオード接続型ＮＰＮトランジスタを
有することを特徴とする適応ゲート放電回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US433,366 | 1989-11-08 | ||
| US07/433,366 US5017816A (en) | 1989-11-08 | 1989-11-08 | Adaptive gate discharge circuit for power FETS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03172017A true JPH03172017A (ja) | 1991-07-25 |
Family
ID=23719907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301230A Pending JPH03172017A (ja) | 1989-11-08 | 1990-11-08 | パワーｆｅｔ用適応ゲート放電回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5017816A (ja) |
| EP (1) | EP0427086B1 (ja) |
| JP (1) | JPH03172017A (ja) |
| KR (1) | KR0177146B1 (ja) |
| DE (1) | DE69026468T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804096B2 (en) | 2001-07-27 | 2004-10-12 | Denso Corporation | Load driving circuit capable of raised accuracy detection of disconnection and short circuit of the load |
| US10879886B1 (en) | 2019-09-02 | 2020-12-29 | Kabushiki Kaisha Toshiba | Switch circuit suppressing damage to the switch circuit |
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