JPH03172906A

JPH03172906A - トリミング回路

Info

Publication number: JPH03172906A
Application number: JP1310625A
Authority: JP
Inventors: Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Jun Eto; 潤衛藤; Shinichi Ikenaga; 伸一池永; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-12-01
Filing date: 1989-12-01
Publication date: 1991-07-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は半導体装置に係り、特に装置内で発生させた基
準電圧のトリミング方法に関する。

【従来の技術】

半導体装置内で、外部電源電圧や温度による変動の少な
い、安定な基準電圧が必要になることがある。たとえば
、アイ・ニス・ニス・シー・シー・ダイジェスト・オブ
・テクニカル・ペーパーズ。第２７２頁から第２７３頁、１９８６年２月（Ｉ　Ｓ　
Ｓ　ＣＣ，Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　
Ｐａｐｅｒｓ。ｐｐ、２７２−２７３．Ｆｅｂ、１９８６）において述
べられているように、ＤＲＡＭ　（ダイナミックランダ
ムアクセスメモリ）等のメモリＬＳＩにおいては、外部
電源電圧よりも低い電圧をＬＳＩチップ上に設けた回路
（電圧リミッタ）で発生し、それを電源として用いるこ
とがある。この内部電源電圧は、メモリ動作を安定にす
るために、外部電源電圧や温度による変動の少ない安定
した電圧である必要があり、そのためには安定な基準電
圧が必要である。また、アナログ回路を内蔵したＬＳＩ
では、参照用の電圧として安定した基準電圧を必要とす
る場合が多い。このような要求に応える基準電圧発生回路としては、さ
まざまな方式が提案されているが、いずれの方式も半導
体製造工程におけるばらつきのために、基準電圧がばら
つくことは避けられない。これに対する対策としては、電圧値を微調整して所望の
電圧になるようにする方法（トリミング）がある、トリ
ミングの方法としては既にいくつかの方法が提案されて
いる。第７図は、米国特許第４１００４３７号で提案されてい
るトリミング回路である０図中、１は差動増幅器、２は
フィードバック回路、Ｒ０〜Ｒ１は抵抗ｑＦｓ１〜Ｆ、
。はヒユーズである。差動増幅器１の一方の入力端子に
は、基準電圧発生回路（図示せず）の出力ＶＲが、他方
の入力端子にはフィードバック回路２の出力ＶＦＲがそ
れぞれ接続されている。ヒユーズを切断することにより
、フィードバック回路２のフィードバック率を変え。出力電圧Ｖ　ｏｕｔを調整することができる。フィード
バック率ｆはＲａ　＋　Ｒｈである、ここで、Ｒａ、Ｒ５はそれぞれ回路２ａ、２ｂ
の抵抗値である。差動増幅器１の増幅率が十分大きいと
すると。が成り立つｍ　Ｖｏｕｔが所望の値よりも低い場合は。ヒユーズＦ、、、Ｆ、、、またはＦ。を切断することに
より、Ｒ＆を大きくしてフィードバック率を小さくし、
Ｖ　ＯＵＴを高くすればよい、逆にＶ　ＯＵＴが所望の
値よりも低い場合は、ヒユーズＦ５いＦｓ、。またはＦ□を切断することにより、Ｒｈを大きくしてフ
ィードバック率を太きくり、Ｖｏυ丁を低くすればよい
。第８図はアイ・イー・イー・イー、ジャーナル・オブ・
ソリッド・ステート・サーキッッ、第１５巻第３号、第
２６４頁から第２６９頁。１９８０年６月（Ｉ　Ｅ　Ｅ　Ｅ　　Ｊｏｕｒｎａｌ　
ｏｆ　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　
Ｖｏｌ、Ｓ　Ｃ−１５、Ｎｏ、３　。ｐｐ、２６４−２６９．Ｊｕｎｅ１９８．０）で提案さ
れている回路である０図中、Ｒ６゜〜Ｒ６，は抵抗、Ｍ
６゜〜ＭｏはＭＯＳトランジスタ、１０はインバータで
ある。この回路では、出力電圧Ｖ、ｏ　ｕＴを抵抗分割
した電圧ｖ０〜ｖ３のうちの１つが、信号ａ０、Ｒ８に
よって制御されるＭｏｓトランジスタ群によって選択さ
れ、フィードバック電圧ＶＦＲとなる”　８６ｍ　ａｌ
には、たとえば後述のヒユーズＲＯＭを接続しておけば
、ヒユーズを切断するが否かによってフィードバック率
を変えることができる。フィードバック率を大きく（た
とえばＶ。を選択する）すれば出方電圧Ｖ　ｏｕｔが低くなり。フィードバック率を小さく（たとえばＶ、を選択する）
すればＶ　０ＩＪＴが高くなることは、第７図の場合と
同じである。

【発明が解決しようとする課Ｕ】

第７図のトリミング回路の問題点は、ヒユーズの数に比
べて細かいトリミングができないことである。この点を
明らかにするために、第７図の回路で何通りのトリミン
グが可能かを考えてみよう。まず、出力電圧を高くする方法は、ヒユーズＦ６、。Ｆ□、Ｆ　！ｓのうちの少なくとも１個を切断する方法
であるから、７通りである。出力電圧を低くする方法は
、ヒユーズＦ１いＦ、いＦ、ｓのうちの１本または２本
を切断する方法であるから、６通りである。結局、ヒユ
ーズを全く切断しない場合も含めて、１４通りのトリミ
ングが可能である。−般に、回路２ａ、２ｂ内に牛れぞ
れ（ｎ−１）個、計２（ｎ−１）個のヒユーズがある場
合、２ｎ−２とおりのトリミングが可能である。これは
、後述の第８図の方法や本発明の方法の約半分である。逆に言えば、細かいトリミングを可能にするためには、
ヒユーズの数を多くしなければならない、ヒユーズは、
切断個所からの汚染の侵入を防ぐために１周囲にガード
リングを設けるのが信頼性の点で望ましいが、その大き
さは通常数１０μｍである。これはサブミクロン技術の
ＬＳＩが実用化されている今日では、かなりの大きさと
言わねばならない、したがって、ヒユーズを多数設ける
ことは半導体チップの面積の増大をもたらす。第８図の方法は、ヒユーズの数の点で第７図の方法より
も優れている。一般に、ｎ個のヒユーズで２１１通りの
トリミングが可能である。しかしこの方法には、フィー
ドバックループの遅延時間が大きいという問題点がある
。端子ｖ息とＶＦＲとの間に、スイッチの役割のＭＯＳ
トランジスタが直列に挿入されるからである。一般に、
ｎ＠のヒユーズで２ｎ通りのトリミングを行う場合、ｎ
個のＭｏＳトラン、ジスタが挿入されるから、細かいト
リミングを行う場合に特に遅延が問題になる。フィード
バック増幅器の理論で知られているように。フィードバックループに遅延があることは好ましくない
０位相の遅れが増Ｉｌｌ器の動作を不安定にするからで
ある。最悪の場合は発振することさえある。本発明の目的は、上記の問題点を解決し、小面積でしか
も動作の安定なトリミング回路を提供することにある。

【課題を解決するための手段】

上記目的を達成するため１本発明では、差動増幅器の出
力電圧を分割したｎ個の端子と差動増幅器の入力端子と
の間にそれぞれＭＯＳトランジスタなどのスイッチ手段
を設け、それらをデコーダで制御するようにする。

【作用ｌ差動増幅器の出力を分割した各端子と差動増幅器の入力
端子との間にそれぞれスイッチ手段を設けることによっ
て、フィードバックループに含まれるスイッチ手段の数
は１個だけになる。二九により、第８図の従来例で問題
であったフィードバックループの遅延時間を大幅に小さ
くできる。また、各スイッチ手段をデコーダで制御する
ことにより、ｎ個のヒユーズで最大２１１通りのトリミ
ングが可能になる。【実施例】以下、図面を参照して、この発明の詳細な説明する。第
１図は本発明の一実施例のトリミング回路である０図中
、１は差動増幅器、２はフィードバック回路、３はデコ
ーダ、Ｒ０〜Ｒ１は抵抗。Ｍ、〜Ｍ７はＮチャネルＭｏＳトランジスタである。４ａ、４ｂ、４ｃはヒユーズＲＯＭであり、Ｆｔ（ｉ＝
ｏ〜２）はレーザ光で切断されるヒユーズ、Ｍ８いＭ２
いＭ。はＮチャネルＭＯＳトランジスタ、１１はインバ
ータである。なお、４ｂ、４ｃの構成は４ａと同じなの
で５図では構成の記載を省略しである。差動増幅器にフ
ィードバックをかけ、フィードバック率を変えることに
より出力電圧Ｖ　ｏｕｔを調整することは、従来と同じ
である。差動増幅器の一例として、０ＭＯ５による差動増幅器の
回路図を第２図に示す。図°中、Ｍ３１１ＭＨ２、Ｍｏ
はＰチャネルＭｏＳトランジスタ、Ｍ　３２　。Ｍ　１４はＮチャネルＭＯＳトランジスタ、工３はバイ
アス用の電流源である０本発明の特徴は、フィードバッ
ク回路２の構成にある。本実施例のフィードバック回路では、出力電圧Ｖ　ＯＵ
Ｔを抵抗分割した電圧ｖ０〜Ｖ、のうちの１つがスイッ
チの役割のＭＯＳトランジスタ群Ｍ０からＭ７によって
選択され、フィードバック電圧ＶＦＲとなる。デコーダ
３がこの選択を制御する。すなわち、デコーダの出力信号ｂ０〜ｂ７のうち、１つ
だけが高レベル、他は低レベルであるから、ゲートに高
レベルが印加されているＭｏＳトランジスタのみが導通
、他は非導通になる。デコーダとしては、たとえば第３
図に示す回路を用いればよい０図中、１２．１３はイン
バータ、１４はＮＡＮＤゲートであ為。デコーダ３の入力信号ａ０〜ａ２は、それぞれヒユーズ
ＲＯＭ４ａ〜４ｃの出力である。ヒユーズＲＯＭは、ヒ
ユーズが切断されているか否かを電圧の高低の形で出力
する回路であり、以下に説明するようにトリミング方法
をプログラムするためのものである０、第１図に示した
例では、ヒューズＦｉが切断されていない・ときは、ノ
ード２０がヒユーズを通して電源Ｖｃｃに接続されてい
るので高レベルになり、出力ａ、は低レベル、したがっ
てＦ２゜は非導通状態になる。ヒユーズＦ、が切断され
ているときは逆に、ノード２０が低レベル、出力ａ、が
高レベル、したがってＦ２゜は導通状態になリノード２
０を低レベルにラッチする。なお、Ｍ　２１、Ｆ２２は
、このラッチを初期化する（ヒユーズが切断されている
ときノード２０を低レベルにする）ためのものである。Ｍ　ｚ　２のゲートに与える信号φは、たとえば電源投
入時のみ高レベルになる信号を用いればよい。あるいは
、電源投入時だけでなく、適宜高レベルになる信号でも
よい。たとえば本発明をメモリＬＳＩに適用した場合、
サイクルの初めに高レベルになる信号を用いることがで
きる。ヒユーズＲＯＭとしては、第４図のようなヒユー
ズＦと抵抗Ｒから成る回路でもよい。しかし、第１図に示したようなラッチ回路の方が、外来
雑音に強く、しかも通常時は電流が流れないという利点
がある。ヒユーズＲＯＭ内のヒユーズＦ０、Ｆｌ、Ｆ２をそれぞ
れ切断するか否かによって、ｖ０〜Ｖ、のうちどれを選
択するかをプログラムすることができる。たとえば、Ｆ
４を選択するためには、Ｆｌｌのみを切断すればよい。このとき、ａｏが高レベル。ａ、とａ２が低レベルになるから、デコーダの出力信号
のうち、ｂ工のみが高レベル、他は低レベルになり、Ｆ
４のみが導通、他は非導通となり、Ｆ４が選択される。フィードバック率を大きく　（たとえばｖｏを選択する
）すれば出力電圧ＶＯＵＴが低くなり、フィードバック
率を小さく（たとえばＦ７を選択する）すればｖＯυＴ
が高くなる。トリミングを実行するには、まずヒユーズ
を切断する前にＶＲまたはＶｏｕｔの電圧を測定し、ト
リミング後のＶｏｕｔが所望の電圧になるようにトリミ
ング方法を決定し、それをプログラムすればよい。その
ために、ｖＲまたはＶｏｕｔに測定用パッドをつけてお
くことが望ましい。本発明の利点は、フィードバックループに１個のＭＯＳ
トランジスタしか含まれないため、フィードバックルー
プの遅延時間が小さいことである。第８図の従来例のように、細かいトリミングを行おうと
すると遅延時間が増大するという間顕がない。これによ
り、フィードバックループの位相遅れを小さく、増幅器
の動作を安定にすることができる。また、各ＭＯＳトラ
ンジスタをデコーダで制御しているので、ｎ個のヒユー
ズで最大２″通りのトリミングが可能である０図の例で
はｎ＝３である。したがって、小面積でしかも動作の安
定なトリミング回路を作ることができる。本実施例では、デコーダの出力ｂ０〜ｂ７をＭＯＳトラ
ンジスタＭ０からＦ７に割り当てる方法を工夫しである
。もちろん、第５図に示すようにｂｊをＭＪに割り当て
る（ｊ＝０〜７）という単純な方法でもよい。この方が
トリミング方法は分かりやすいが、第１図の実施例の方
が以下に説明するように、切断すべきヒユーズの数が少
なくなるという点で優れている。基準電圧のばらつきは、はぼ正規分布で近似できる。す
なわち、中央値に近いほど頻度が多く、中央値から遠い
ほど頻度が少ない。したがって、トリミングを行う場合
、■、〜ｖ７のうち、中央付近のＶ、、Ｆ４を選択すべ
き場合は比較的多く１両端のＶ、、　Ｖ、を選択すべき
場合は比較的少ない。一方、デコーダの特定の出力信号を高レベルにするため
に切断すべきヒユーズの数は次のとおりである。ｂ、を
高レベルにするためには３個のヒユーズを切断する必要
がある。ｂ３、ｂｌ、またはす、を高レベルにするため
には２個のヒユーズを、ｂｉ、ｂ、、またはす、を高レ
ベルにするためには１個のヒユーズを切断する必要があ
る。ｂｏを高レベルにするためには全くヒユーズを切断
する必要がない、したがって、第１図の実施例のように
、ヒユーズ切断数の少ないｂｏ、ｂｌ、ｂ２、ｂ４を中
央付近に、ヒユーズ切断数の多いｂ７、ｂ□、ｂｌ、ｂ
、を端に割り当てるようにすれば、統計的に見てヒユー
ズ切断数を少なくすることができる。これにより、トリ
ミングに要する時間を短縮でき、ＬＳＩのテストのコス
トを低減することができる。第１図の実施例は、３個のヒユーズによって８通りのト
リミングを可能にする回路である。しかし、ヒユーズ数
はトリミングをどの程度細かく行う必要があるかによっ
て増減してもよいことはもちろんである。第６図に４個
のヒユーズを用いて１６通りのトリミングを可能にした
例を示す。この実施例においても、第１図と同じように
、デコーダの出力ｂ０からｂ□５をＭＯＳトランジスタ
Ｍ０〜Ｍよ、に割り当てる方法を工夫しである。以上、実施例に従って本発明を説明したが、本発明はこ
れらの実施例に限定されるものではない。たとえば、実施例は０ＭＯ８技術を用いた半導体装置に
適用することを想定しているが、本発明は他の技術、た
とえば単一極性のＭＯＳトランジスタ、バイポーラトラ
ンジスタ、あるいはそれらの組合せを用いた半導体装置
にも適用できる。また、トリミング方法をプログラムす
る素子として、実施例ではレーザ光で切断されるヒユー
ズを用いているが、他の素子を用いることもできる。た
とえば、切断用の回路を付加してヒユーズを電気的に切
断するようにすることもできる。レーザ光で切断する方
法には、切断用の回路が不要であるため、占有面積を小
さくできるという利点があり、電気的な方法には、高価
なレーザ光照射装置を用いなくてもよいという利点があ
る。ヒユーズの材質としては、たとえば多結晶シリコン
やシリサイドなどを用いることができる。特に１本発明
を欠陥救済回路を有する半導体メモリに適用する場合は
。欠陥救済に用いられているものと同じものが利用すれば
、ヒユーズを作るために特に工程を追加する必要がなく
なる。プログラム素子としては、ヒユーズのかわりにＥ
ＰＲＯＭなどの不揮発性メモリを用いてもよい。［発明の効果１以上説明したように、本発明によれば小面稍でしかも動
作の安定なトリミング回路を作ることができる。

【図面の簡単な説明】

第１図、第５図、第６図は本発明の実施例のトリミング
回路の回路図、第２図、第３図、第４図は本発明の実施
例のトリミング回路に用いる要素回路の回路図、第７図
、第８図は従来のトリミング回路の回路図である。符号の説明１・・・差動増幅器、２・・・フィードバック回路。３・・・デコーダ、４，４ａ、４ｂ、４ｃ・・・ヒユー
ズＲＯＭゆ墓１図寓６

Claims

【特許請求の範囲】１、一方の入力端子に基準電圧が入力された差動増幅器
と、該差動増幅器の出力端子と他方の入力端子との間に
設けられたフィードバック回路を有し、上記フィードバ
ック回路のフィードバック率を変えることによって上記
差動増幅器の出力電圧を調整する回路において、上記フ
ィードバック回路は、上記差動増幅器の出力電圧を分割
したｎ個の端子と上記差動増幅器の他方の入力端子との
間にそれぞれ設けられたｎ個のスイッチ手段と、プログ
ラム可能なｍ個の素子と、該素子のプログラム方法に従
って上記スイッチ手段のうちの１つを活性化するデコー
ダとを有することを特徴とする、トリミング回路。２、上記ｎ個の端子のうち中央付近の端子に接続された
上記スイッチ手段を活性化するときは、プログラムすべ
き上記素子の数が少なく、上記ｎ個の端子のうち両端付
近の端子に接続された上記スイッチ手段を活性化すると
きは、プログラムすべき上記素子の数が多くなるように
、上記デコーダの出力と上記スイッチ手段との対応関係
が定められていることを特徴とする、特許請求の範囲第
１項記載のトリミング回路。