JPH03172919A

JPH03172919A - 情報記録装置

Info

Publication number: JPH03172919A
Application number: JP31268789A
Authority: JP
Inventors: Shigeyuki Taniwa; 重之谷輪
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1989-11-30
Filing date: 1989-11-30
Publication date: 1991-07-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は記録媒体に情報を記録する情報記録装置に関わ
る。特に記録データを取り扱うコントローラに関するも
のである。

［従来の技術］第４図は従来の情報記憶再生装置の概略構成を示すブロ
ック図である。第４図において。

４０はホスト・コンピュータ、４１はインターフェース
、４２はインターフェース４１を通してホスト・コンピ
ュータ４０から送られてくるデータを記憶媒体に記憶し
たり記憶媒体に記憶されたデータを再生する情報記録再
生装置、４３はホスト・コンピュータ４０と情報記録再
生装置４２とのインターフェース部、４４は記憶するデ
ータや再生されたデータを一時保持するバッファＲＡＭ
、４５は記憶するデータの誤り検出訂正コードを生成し
たり、再生されたデータの誤り検出訂正を行なう誤り訂
正部。

４６は情報記憶再生装置４２を制御するマイクロプロセ
ッサ（以下ＣＰＵと略す）、４７はＣＰＵ４６の制御用
コードを保持するＲＯＭ。

４８はＣＰＵ４６がデータ処理に用いるワークＲＡＭ、
４９はＤＭＡ転送を行なうためのＤＭＡコントローラ（
以下ＤＭＡと略す）、４Ａは不図示のディスクへの記憶
データやディスクからの再生データを取り扱うディスク
・コントローラ（以下ＯＤＣと略す）、４Ｂはデータ語
からチャネル語への変調やチャネル語からデータ語への
復調を行なう変復調器、４Ｃは不図示のディスクへの記
録やディスクからの再生を行なう記録／再生部である。

以下、第４図に基づき記憶、再生のデータの流れについ
て説明する。

まず、データ記憶時の流れについて説明する。ホスト・
コンピュータ４０と情報記憶再生装置４２内のＣＰＵ４
６とがデータの記憶についての通信を行ない、同意する
。ホスト・コンピュータ４０は、記憶させようとするデ
ータをインターフェース４１を通して情報記憶再生装置
４２へ転送する。情報記憶再生装置４２では、ＣＰＯ４
６の制御に突いホスト・インターフェース４３を通して
このデータを受取り、バッファＲＡＭ４４へ転送、保持
する。

ＣＰＵ４６の指示に従い不図示のディスクへの記録準＊
（レーザの点灯、ディスクの回転、ヘットシーク等）が
完了すると、ＣＰＵ４６は０ＤＣ４Ａヘデータ転送を指
示する。

０ＤＣ４Ａでは、この指示に従いバッファＲＡＭ４４か
ら変復調器４Ｂへ記録データを転送する。誤り訂正部４
５では、これに同期して誤り検出訂正用コードを生成す
る。０ＤＣ４Ａはこの生成された誤り検出訂正コードを
記録すべきデータに付加して変復調器４Ｂへ送る。変復
調器４Ｂでは、これらのデータを変調し、チャネル語の
形で記録／再生部へ送る。ここで、レーザにより不図示
のディスクへの記録が実行される。

次に、データ再生時の流れについて説明する。ホスト・
コンピュータ４０と情報記憶再生装置４２内のＣＰＵ４
Ｂとがデータの再生について通信を行ない、同意する。

ＣＰＵ４６は、ディスク上の再生しようとするデータの
位置へ不図示のヘットをシークさせる。同時に、０ＤＣ
４Ａへ目標のセクタを指示する。シーク完了後、不図示
のヘッドによりディスクから読み込まれた信号は記録／
再生部４Ｃを経て変復調器４Ｂへ入力される。ここで読
み込まれた信号は復調されてデータ語となり、０ＤＣ４
ＡによりバッファＲＡＭ４４及び誤り訂正部４５へ転送
される。但し、誤り検出訂正用コードはバッファＲＡＭ
４４へは転送されない、この復調されたデータに誤りが
ある場合％誤り訂正部はバッファＲＡＭ内の誤っている
データを正しいデータに訂正する。ＣＰＵ４６は、バッ
ファＲＡＭ４４内のデータをホスト・インターフェース
４３を通してインターフェース４１上に出力し、ホスト
・コンピュータ４０はこのデータを読み込む。

次に、上記情報記憶再生装置４２で扱われるセクタの構
成について説明する。第５図はセクタ内のデータ部のフ
ォーマット例である。

第５図において％５０はデータ部、５１は同等に用いら
れる；ントロール・データ、５４はデータのエラーを検
出するためのＣＲＣコート、５５はユーザ・データ５２
とコントロール・データ５３とＣＲＣコート５４に対し
て付加された誤り検出訂正用コード、Ｍはシンクパター
ン５１及びユーザデータ５２のバイト数、Ｎはコントロ
ール・データ５３のバイト数、ＬはＣＲＣチエツクコー
ド５４のバイト数。

ＯはＥＣＣチエツクコード５５のバイト数である。Ｍ、
Ｎ、Ｌ、Ｏは図示していないユーザデータ中に含まれる
同期合わせ用のリシンク・コートを含む、たとえば、　
５．２５″光デイスクＩＳＯ規格（１０２４バイト／セ
クタ）では、Ｍ＝１０２７バイト、Ｎ＝１２バイト、Ｌ
＝４バイト、０＝１６０バイトとされている。このデー
タやフォーマット中のコントロール・データ５３は、セ
クタの物理アドレス番号や交常時、ワークＲＡＭ４８上
にそのデータが存在する必要がある。

さて、ここでコントロール・データ５３の書き込みにつ
いて説明する。

第６図は従来の情報記憶再生装置のコントロール・デー
タ書き込み時のデータの流れの説明図である。

第７図は従来の情報記憶再生装置のコントロール・デー
タ書き込みの概略フローチャートである。

以下、第６図を用いて、第７図のフローに従いコントロ
ール・データ５３の書き込みについて説明する。

まず、第６図６０で示すようにＣＰＵ４６はコントロー
ルデータな生成し、０ＤＣ４Ａを介してバッファＲＡＭ
へ記録する（第７図５７１）、この記録動作時に必要な
全てのコントロールデータなこの時に記録する０次に、
第７図Ｓ７２で、ＣＰＵ４６は転送開始を指示するコマ
ンドを０ＤＣ４Ａへ送る。この指示に従い、０ＤＣ４Ａ
は第６図６１に示すようにユーザデータ５２をバッファ
ＲＡＭ４４から誤り訂正部４５及び０ＤＣ４Ａ自身へ送
る（第７図５７３）、次に、第６図６２に示すようにコ
ントロールデータ５３を上記同様バッファＲＡＭ４４か
ら誤り訂正部４５及び０ＤＣ４Ａへ送る（第７図５７４
）、最後に、第６図６３に示すようにＣＲＣチエツクコ
ード５４及びＥＣＣチエツクコード５５を誤り訂正部４
５から０ＤＣ４Ａへ送る（第７図５７５）。

Ｓ７６では、データを記録するべきセクタがまだ残って
いるかどうか判定する。データを記録するべきセクタが
まだ残っている場合、Ｓ７３へ戻り上記処理を同様に繰
り返す、残９ていない場合、次の処理へ移行する（第７
１Ｊの５７７）。

［発明が解決しようとしている課題］しかしながら、上記従来例ではコントロールデータなデ
ィスクへ記録するため、ＣＰＵ４６から０ＤＣ４Ａを通してバッファＲＡＭ４４
ヘコントロール・データ５３を転送しなければならない
ため以下のような欠点があった。

（＋）コントロール・データ５３をバッファＲＡＭ４４
へ記録中、ＣＰＵは他の処理がてきないため処理速度が
低下したり１時間的に緊急を要する割り込み等への対応
が遅れる。

（２）多数のセクタにコントロール・データを記録する
場合、コントロール・データを転送する時間がかかりス
ループットが低下する。

（３）バッファＲＡＭ４４上にコントロールデータ用の
領域を確保しなければならず、バッファ容量が削減され
る。

［課題を解決するための手段及び作用］本発明によれば
、データ記録時、コントロール・データを生成するため
の初期値を設定する手段とこの設定値をもとに一連の連
続した記録動作に必要なコントロール・データを生成す
る手段とを設けることにより、上述したコントロール・
データの記録に伴い発生する諸問題を改善したものであ
る。

［実施例］第１図は本発明の実施例におけるＯＤＣの概略構成図で
ある。尚、他の部分は第４図の構成と同じである。第１
図において、１００はディスクから読み出されるデータ
に同期して再生されるクロック及びレファレンス・クロ
ックの入力線、１０１は変復調器４Ｂからの再生データ
の入力線、１０２は変復調器４Ｂへの記録データの出力
線、１０３はクロック入力線１００から入力されるレフ
ァレンス・クロックより作られるデータ記録時の同期信
号となるライト・クロック出力線、ＩＪは変復調器４Ｂ
等とデータの授受を行なうディスク・インターフェース
。

１２は記録データをパラレル・データからシリアル・デ
ータに変換するパラレル／シリアル変換器、１３はデー
タ記録時にユーザ・データやＥＣＣチエツク・コートと
コントロール・データとを選択しパラレル／シリアル変
換器１２へ出力するセレクタ、１４はセレクタ１３の切
り替えタイミングを制御するセレクタ・コントローラで
、内部にクロック分周器な有しており、ｌセクタ単位で
カウンタ１５ヘイネーブル信号を出力する。１５は設定
された初期値とレファレンス・クロックとイネーブル信
号により動作するカウンタ、１６はカウンタ１５へ設定
する初期値を保持するレジスタであり、初期値としては
セクタの論理アドレス、物理アドレス等である。１７は
誤り訂正部に出力するコントロール・データを保持する
レジスタ、１８はバッファＲＡＭ４４からのデータをデ
ィスクへ転送同期を採るため記録データを保持するＦＩ
ＦＯメモリ、１９はＣＰＵ４８のバスとのバス・インタ
ーフェース、１９０はＣＰＵ４６のデータ・バスの信号
線、１９１はＣＰＵ４６のライト信号用の信号線、１９
２はＣＰＵ４６のリード信号用の信号線、１９３はＣＰ
Ｕ４６のチップセレクト信号用の信号線、１９４はＣＰ
Ｕ４６のアドレス用の信号線、ＩＡはバッファＲＡＭ４
４のバスとのバス・インターフェース、ＩＡＯはバッフ
ァＲＡＭ４４側のデータ・バスの信号線、ＩＡＩはバッ
ファＲＡＭ４４のライト信号用の信号線、ｌＡ２はバッファ
ＲＡＭ４４のリート信号用の信号線、ｌＡ３はバッファ
ＲＡＭのチップセレクト信号用の信号線、ｌＡ４はバッ
ファＲＡＭのアドレス用の信号線、１Ｂは受信したシリ
アル・データをパラレル・データに変換するシリアル／
パラレル変換器である。

以下、第１図について再生時の動作を説明する。まず、
ＣＰＵ４６は０ＤＣ４Ａに対しデータをリードする指示
を発する。０ＤＣ４Ａは目標のセクタを検知し、データ
部のリードを開始する。再生データは、シリアル／パラ
レル変換器ＩＢへ転送される。そこからインターフェー
スＩＡを通してバッファ・バス上のバッファＲＡＭ４４
へ転送される。この転送は、０ＤＣ４Ａがバッファバス
・インターフェースＩＡを通してバッファ・ライト信号
線ＩＡＩ。

バッファ・チップセレクト信号線ＩＡ３等を制御して行
なう。

次に、第１図について記録時の動作を説明する。まず、
ＣＰＯ４６はコントロール・データ５３の初期値を０Ｄ
Ｃ４Ａのレジスタ１６へＣＰＵバスφインターフェース
１９を通して設定する。このコントロール・データは、
例えばセクタの論理アドレス、物理アドレス番号等であ
る。この初期値はカウンタ１５へ入力される０次に、バ
ッファ・バス中インターフェースＩＡを通してバッファ
ＲＡＭ４４のユーザ・データ５２がＦＩＦＯメモリ１８
へ入力される。この時、セレクタ１３はＦＩＦＯメモリ
１８側を選択しており、バッファ・バス・インターフェ
ースＩＡを通してＦＩＦＯメモリ１８へ入力したデータ
をパラレル／シリアル変換器１２へ送る。ユーザ・デー
タは、クロック信号線１００から入力されたレファレン
ス・クロックに同期してパラレル／シリアル変換器１２
にて、パラレル・データからシリアル・データに変換さ
れ、ディスク・インターフェース１１を通してライト・
データ信号線１０２から出力される。このデータは、ラ
イト・クロック信号線１０３から出力されるライト・ク
ロックに同期している。

さて、上記のようにしてユーザ・データ５２をバッファ
ＲＡＭ４４から転送後、続いてコントロール・データ５
３を変復調器４Ｂ、記録再生部４Ｃを介してディスクへ
記録する。コントロール・データ５３はレジスタ１６に
設定された初期値に基づきカウンタ１５にてｌセクタ毎
のリファレンスクロックのカウントアツプにて生成され
る。この生成されたコントロール・データ５３は、ユー
ザ・データ５２に続くタイミングでセレクタ１３及びレ
ジスタ１７へ出力される。この時、セレクタ・コントロ
ーラ１４ではセレクタ１３の選択をカウンタ１５側にし
ている。レジスタ１７に保持されたコントロール・デー
タ５３は、バッファ争バス会インターフェースＩＡを通
して誤り訂正部４５へ出力される。同時に、コントロー
ル・データ５３はセレクタ１３て選択されパラレル／シ
リアル変換器１２にてシリアル・データに変換されユー
ザ・データ５２と同様に出力される。

最後に、ＣＲＣチエツク・コート５４、ＥＣＣチエツク
・コード５５がＦＩＦＯメモリ１８からセレクタ１３．
パラレル／シリアル変換器１２、ディスク・インターフ
ェース１１を通して不図示のディスクへ出力される。

第２図は本発明の情報記憶再生装置のコントロール・デ
ータ書き込み時のデータの流れの説明図である。

第３図は本発明の情報記憶再生装置のコントロール・デ
ータ書き込みの概略フローチャートである。

以下、第２図を用いて第３図のフローに従い１本発明の
コントロール・データ５３の書き込みのデータの流れに
ついて説明する。

まず、第２図２０で示すように、ＣＰＵ４６はコントロ
ール拳データの初期値を０ＤＣ４Ａへ設定する（第３図
５３１）、次に、第３図３３２で、ＣＰＵ４Ｂは転送開
始を指示するコマンドを０ＤＣ４Ａへ送る。この指示に
従い、０ＤＣ４Ａは、第２図２１に示すようにユーザデ
ータ５２をバッファＲＡＭ４４から誤り訂正部４５及び
０ＤＣ４Ａ自身へ送る（第３図５３３）、次に、第２図
２２に示すようにコントロール・データ５３を誤り訂正
部４５及び０ＤＣ４Ａへ送る（第３図３３４）、このと
き、カウンタ１５はｌセクタ毎にイネーブル信号を入力
し、リファレンスクロックをカウントする。最後に、第
２図２３に示すようにＣＲＣチエツクコード５４及びＥ
ＣＣチエツクコード５５を誤り訂正部４５から０ＤＣ４
Ａへ送る（第３図３３５）、Ｓ３６では、データ記録す
るべきセクタがまだ残っているかどうか判定する。デー
タ記録するべきセクタがまだ残つている場合、Ｓ３３へ
戻り上記処理を同様に繰り返す、残っていない場合、次
の処理へ移行する（第３図の３３７）。

以上説明したように、データ記録時、ディスク・コント
ローラ内にコントロール・データの初期値を設定する手
段とこの設定値をもとに一連の連続した記録動作に必要
なコントロール・データを生成する手段とを設けること
により、ＣＰＵは一連のコントロール・データ生成に関
して初期値の設定のみ実行すればよく、以下のような効
果がある。

（１）コントロール・データ５３をバッファＲＡＭ４４
へ記録する必要がないので。

ＣＰＵは他の処理が実行でき処理速度が低下しない、ま
た、時間的に緊急を要する割り込み等への対応が可能で
ある。

（２）多数のセクタの記録の場合でも、コントロール・
データは初期値のみディスクコントローラのレジスタに
記録すればよく、スルーブツトが低下しない。

（３）バッファＲＡＭ４４上にコントロール・データ用
の領域を確保する必要がない。

［効果］以上説明した様に本発明によれば、コントロール・デー
タを生成するための初期値を設定し、その初期値に基づ
いてコントロール・データを生成することにより、装置
全体の制御部の負荷を少なくし、装置の処理速度を向上
させることができる。

【図面の簡単な説明】

第１図は本発明の実施例の概略構成図である。第２図は本発明の実施例の記録データの構成説明図であ
る。第３図は本発明の概略のフローチャートである。第４図は従来の情報記憶再生装置のブロック図である。第５図はセクタ内のデータ部のフォーマット例を示す図
である。第６図は従来の情報記憶再生装置の記録データの構成段
’ＪＪ図である。第７図は従来の情報記憶再生装置の概略フローチャート
である。４０：ホスト・コンピュータ４１：インターフェース４２：情報記憶再生１１ｔ！４４：バッファＲＡＭ４５：誤り訂正部４６　：　ＣＰＵ４Ａ：ディスク・コントローラ１０２：記録データ出力線１０３ニライト・クロック出力線ｌｌ：ディスクΦインターフェース１２：パラレル／シリアル変換器１３：セレクタ１４：セレクタ中コントローラ１５：カウンタ１６：レジスタ１８：ＦＩＦ。１９　：　ＣＰＵバスやインターフェースう記巣ワ記

Claims

【特許請求の範囲】

（１）入力した記録データを記録媒体に記録する装置に
おいて、上記記録データの記録に必要なコントロールデータを生成するための初期値を設定する手段と、上記設定手段により設定された初期値に基づいて一連の連続した記録動作に必要なコントロールデータを生成する手段と、上記記録データと上記コントロールデータを記録媒体に記録する手段とを有する情報記録装置。