JPH03173465A - 基板電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路等の半導体装置において、半導体
基板に加えるべき電圧を発生する基板電圧発生回路に関
する。

〔従来の技術〕

一般に、Ｐ型半導体基板を用いた半導体装置であるダイ
ナミックＲＡＭでは、入力信号のアンダーシュートによ
る誤動作防止や、ラッチアップに対する耐量の向上、拡
散領域と半導体基板との間の接合容量の軽減による高速
化等の理由から、基板に負電圧を印加することが行われ
ており、このためにチップに負電圧を発生する基板電圧
発生回路が設けられる。

第６図はＮＭＯ３構成の従来の基板電圧発生回路の結線
図であり、同図において、１は発振器であるリングオシ
レータ、２はドライバ、Ｃはキャパシタ、Ｑ　　、Ｑ　
　はキャパシタｃｏとともにチ２ ヤージボンブ回路３を構成するＮチャネルＭＯ３ＦＥＴ
１ｖｏはこのＮチャネルＭＯ３ＦＥＴＱ１゜Ｑ　を接続
するノード、４は本基板電圧ｖＩ３Ｂを出力する出力端
子である。

ところで、リングオシレータ１は、第７図に示すように
、正電源５と接地との間に直列にＰチャネルＭＯ３ＦＥ
Ｔ６及びＮチャネルＭＯ３ＦＥＴ７が接続されてインバ
ータ８が構成され、インバータ８の出力端子である両Ｆ
ＥＴ６，７の接続点が次段のインバータ８の入力端子で
ある両ＦＥＴ６．７のゲートに接続されて、３以上の奇
数個のインバータ８が縦列接続されるとともに、最終段
のインバータ８の出力端子が初段のインバータ８の入力
端子に接続されて構成されている。

また、第８図はチャージポンプ回路３の断面図であり、
Ｐ型基板９に形成されたＰウェル１０にＮ　拡散層１１
　ａ、　　１　ｌ　ｂ、　　１１　ｃが形成され、拡散
層１１ｃが接地され、それぞれドレイン、ソースとなる
拡散層１１ａ、ｌｌｂ及びゲート１２ａによりＦＥＴＱ
ｌが構成され、それぞれドレイン、ソースとなる拡散層
１１ｂ、ＩＩＣ及びゲート１２ｂによりＦＥＴＱ２が構
成され、出力端子４に相当するＦＥＴＱｌのゲート１２
ａ及びドレインである拡散層１１ａがＰウェル１３中の
電子注入用Ｐ　拡散層１４に接続され、ゲート１２ｂが
拡散層１１ｂに接続され、ノードＶ。がキャパシタｃｏ
に接続されている。ただし、１５は分離酸化膜である。

つぎに、第６図の動作について説明する。

いま、第９図に示すように、リングオシレータ１の周期
パルスに同期したドライバ２の出力である駆動信号φ　
の電圧が０からＶｐに立上がると、ノードＶｏの電圧は
キャパシタｃｏによる容量結合のために、０からＶｐに
上昇し、ＦＥＴＱ、がオン状態になり、ＦＥＴＱ２のし
きい電圧をＶ　　とすると、ノードＶ　の電圧はＶ　　
に下ＴＨ２０Ｔ１１２ がり、その後駆動信号φ０がＶｐからＯに立下がると、
キャパシタｃｏによる容量結合のために、ノードＶ　の
電圧は上記Ｖ　　から（ｖＴ１１□ＯＴＨ２ ＶＰ）に下がる。

このとき、ＦＥＴＱ２はオフ状態であるが、ＦＥＴＱ　
　がオン状態になるため、基板電圧ｖＢＢは■ 下がる。

そして、このような動作の繰り返しにより、ＦＥＴＱ　
　のしきい電圧をＶ　　とすると、基板型Ｌ　　　　　
　　　　　ＴＨＩ 圧Ｖ　は最終的に（Ｖ　　　＋Ｖ　　　−Ｖ）となりＢ
　　　　　　　　Ｔｌｌ　　　ＴｌＩ２　　　Ｐって安
定する。

一方、ＰＭＯ３構成の従来の基板発生回路は、第１０図
に示す構成となり、第６図のチャージポンプ回路３がＰ
チャネルＭＯ３ＦＥＴＱ　　、Ｑ４からなるチャージポ
ンプ回路３′に代わった以外は、第６図と同様の構成で
ある。ただし、Ｖ。

はＦＥＴＱ、Ｑ４を接続するノードである。

そして、第１１図はチャージポンプ回路３′の断面図で
あり、第８図と異なりＰ型基板９に形成されたＮウェル
１６にＰ　拡散層１７ａ、１７ｂ。

１７ｃが形成され、拡散層１７ｃが接地され、それぞれ
ソース、ドレインとなる拡散層１７ａ、１７ｂ及びゲー
ト１８ａによりＦＥＴＱ３が構成され、それぞれソース
、ドレインとなる拡散層１７ｂ、１７ｃ及びゲート１８
ｂによりＦＥＴＱ４が構成され、出力端子４に相当する
ＦＥＴＱ３のソースである拡散層１７ａがＮウェル１９
中の電子注入用Ｐ　拡散層２０に接続され、ゲート１８
ａ。

１８ｂがそれぞれ拡散層１７ｂ、１７ｃに接続され、ノ
ードＶ　　がキャパシタＣｏに接続されている。

ただし、２１はＮウェル１６に形成されたＮ＋拡散層で
あり、電源２２に接続されている。

このとき、第１０図に示すＰＭＯＳ構成の基板電圧発生
回路の動作は、第６図に示すＮＭＯ３構成の場合と同様
であり、ＰチャネルＭＯ５ＦＥＴＱ３．Ｑ　　のしきい
電圧ｖ　　　、ｖ　　　とすると、４　　　　　　　　
　　　　　　Ｔｌ１３　　　　　ＴＩ＋４基板電基板電
圧数終的ニ（”　Ｔｌｌ３　　　ＴｌＩ４　　　ＰＢＢ
　　　　　　　　　＋ｖ　　−■　）となって安定する
。

ところで、第６図のＮＭＯ３構成の場合、前述したよう
に、定常状態における基板電圧ＶＢＢは（Ｖ　　　十Ｖ
　　　−Ｖ）であるが、ノードＶ。

Ｔｉ１ｌ　　　　　ＴｌＩ２　　　　　Ｐの電圧は周期
的に定常時の基板電圧ｖＢＢよりも低い（Ｖ　　　−Ｖ
、）まで低下し、その結果第８図１１２ において、ノードＶＯに接続されているＮ　拡散層１１
ｂと、その下のｐウェル１０との間のＰＮ接合に周期的
に順方向バイアスが加わることになり、この拡散層１１
ｂからｐウェル１０を経て基板９に電子が周期的に注入
されることになる。

ここで、基板９への電子の注入周期は、ドライバ２の駆
動信号φ０の周期、すなわちリングオシレータ１の発振
周期に等しい。

また、リングオシレータ１の電源電圧をＶ。０とすると
、電源電圧Ｖ。０が高くなるほど、その発振周波数も高
くなって発振周期が短くなり、基板９に電子が注入され
る頻度も増し、例えばダイナミックＲＡＭの場合この頻
度が高くなると、基板９に注入される電子がメモリセル
部にまで到達し、そのメモリセル部に蓄えられた情報を
破壊するという現象が生じることがあり、ＮＭＯ８構成
の基板電圧発生回路を採用したダイナミックＲＡＭでは
、特に電源電圧Ｖｃｃが高い場合に、基板９に注入され
る電子により誤動作が生じるおそれがある。

一方、ＰＭＯ８構成の基板電圧発生回路の場合、前述し
たように、定常状態における基板電圧”ＢＢは（Ｖ　　
　＋Ｖ　　　−Ｖ）であるのに対し、ノＴＨ３Ｔｌ４　
　　Ｐ −ドＶ　′の電圧は周期的に定常時の基板電圧■　より
も低い（Ｖ−Ｖ）まで低下し、ノＢＢ　　　　　　　　
Ｔｌ４　　　Ｐ −ドＶ　　の電圧が周期的に定常時の基板電圧ｖＢＢよ
り低い電圧にまで低下するという点では、ＮＭＯ３構成
の基板電圧発生回路と同様である。

しかし、第１１図に示すように、ＮＭＯ３構成の場合と
違ってノード■　　はＰ　拡散層１７ｂに接続されてお
り、その下にはＮウェル１６との間のＰＮ接合には逆方
向バイアスが加わることになり、その結果ＮＭＯ５構成
の基板電圧発生回路のように基板９に電子が注入される
ことはなく、ダイナミックＲＡＭの場合にメモリセル部
の蓄積情報が破壊されることもなく、電源電圧■。０が
高い場合に限ればＰＭＯ３構成の基板電圧発生回路はＮ
ＭＯ５構成より優れている。

ところで、ＮＭＯ５構成の基板電圧発生回路の場合、前
述したように基板電圧ｖＩ３Ｂは理想的には（Ｖ　　　
＋Ｖ　　　−ＶＰ）で安定するが、一般にＴｌ１ｌ　　
　　　　ＴｌＩ２ 半導体装置が動作状態にある時には基板上の様々な回路
動作に伴って基板９への正孔の注入が起こり、いわゆる
基板電流が流れて基板電圧ＶＩ３Ｂが正の方向に引っ張
られるため、基板電圧■ＢＢは実際には・（Ｖ　　　＋
Ｖ　　　−Ｖ）よりも大きな値にＴｌ１ｌ　　　ＴｌＩ
２　　　Ｐ なる。

これは、ＰＭＯ３構成の基板電圧発生回路においても同
様に言えることである。

しかし、基板電圧ＶＢＢが基板電流の影響を大きく受け
、基板電圧ｖＢＢの絶対値が小さくなってくると、半導
体装置の入力信号のアンダーシュートにより基板９への
電子注入が起こり、これによりダイナミックＲＡＭの場
合にはメモリセル部の蓄積情報が破壊されたり、拡散層
と基板との間の接合容量が増加することによって、回路
動作速度が劣化したり、ラッチアップに対する耐量が減
少するなどの不都合が生じる。

そこで、基板電流の基板電圧ｖＢＢへの影響を打ち消す
ためには、チャージポンプ回路の電流駆動力を大きくす
る必要があり、チャージポンプ回路の電流駆動力は、第
６図、第１０図の構成では、リングオシレータ１の周波
数、駆動信号すなわちドライバ２の出力電圧φ　の振幅
Ｖ　、キャパシＰ 夕Ｃ６及びチャージポンプ回路３．９それぞれを構成す
るトランジスタＱ　　、Ｑ　　又はＱ、Ｑ４１　　　　
２　　　　　　３ の抵抗によって決まる。

また、電子の移動度は正孔の移動度よりも大きいため、
同一サイズのトランジスタでチャージポンプ回路を構成
すると、ＮＭＯ８構成の方がＰ　ＭＯ８構成に比べて抵
抗を小さくすることができ、チャージポンプ回路の電流
駆動力をより大きくすることが可能である。

さらに、電圧Ｖｐはドライバ２の出力電圧の振幅であり
、通常は電源電圧Ｖ。０に等しく設計されることが多く
、これらのことから、電源電圧ｖｃ。

が高い場合にはドライバ２の出力電圧の振幅Ｖｐも大き
くなり、チャージポンプ回路の電流駆動力が大きくなる
ため、チャージポンプ回路がＮＭＯＳ構成、ＰＭＯ３構
成のいずれであっても十分なレベルの基板電圧を得るこ
とができる。

しかし、電源電圧Ｖｃｃが低い場合には、チャージポン
プ回路の電流駆動力はかなり小さくなり、基板電流の基
板電圧ＶＢＢへの影響も無視できなくなるため、電源電
圧Ｖ。０が低い場合に、電流駆動力をより大きくするチ
ャージポンプ回路は２ＭＯ８構成よりもＮＭＯ３構成の
方が有利である。

以上のことから、電源電圧ｖｃｃが高い場合には、基板
への電子注入が生じないため、ＰＭＯＳ構成の基板電圧
発生回路はＮＭＯ８構成より優れているが、電源電圧”
ＣＣが低い場合には、チャージポンプ回路の電流駆動力
を大きくできるため、ＮＭＯ８構成の方がＰＭＯ５構成
よりも有利である。

〔発明が解決しようとする課題〕

従来の基板電圧発生回路は、第６図に示すようなＮ　Ｍ
　ＯＳ構成か、或いは第１０図に示すようなＰＭＯ３構
成のいずれかであるため、第６図のようなＮＭＯ３構成
では電源電圧Ｖ。０が高い場合に誤動作を生じることが
あり、第１０図のようなＰＭＯ’Ｓ構成では電源電圧Ｖ
。Ｃが低い場合に十分な基板電圧を発生することができ
ず、いずれの構成も電源電圧Ｖ。０が高、低に変動する
場合には良好に動作しないという問題点があった。

ところで、基板電圧発生回路としての具体的な先行技術
例として、特公平１−１４７１２号公報。

特開昭６０−５４４６７号公報、特開昭６０−６２１４
７号公報に記載のものがあるが、これらは第６図に示す
ＮＭＯ３構成又は第１０図に示す２ＭＯ８構成のいずれ
かに該当するものであるため、前述したような不都合が
生じる。

この発明は、上記のような問題点を解消するためになさ
れたもので、電源電圧Ｖ。Ｃが高、低に変動する場合で
あっても、誤動作を生じることなく、十分な基板電圧を
供給し、安定した動作を確保できるようにすることを目
的とする。

〔課題を解決するための手段〕

この発明に係る基板電圧発生装置は、半導体装置を構成
する基板への印加電圧を発生する基板電圧発生回路にお
いて、周期パルスを発生する発振器と、前記周期パルス
を入力として駆動信号を出力するドライバと、前記駆動
信号を入力とし第１キャパシタ及びＮチャネルＭＯＳト
ランジスタからなる第１チャージポンプ回路と、前記駆
動信号を入力とし第２キャパシタ及びＰチャネルＭＯＳ
トランジスタからなる第２チャージポンプ回路と、前記
両チャージポンプ回路の出力端子に接続された基板電圧
出力端子と、前記発振器及びドライバの電源電圧が設定
しきい電圧より高いか低いかを検出する検出手段と、前
記検出手段の出力により動作し前記電源電圧が前記設定
しきい電圧より高いとき及び低いときにそれぞれ前記第
２．第１チャージポンプ回路を駆動する制御手段とを備
えたことを特徴としている。

〔作用〕

この発明によると、検出手段により電源電圧が設定しき
い電圧より高いか低いかが検出され、電源電圧が設定し
きい電圧より高いとき及び低いときに、制御手段により
それぞれ第２．第１チャージポンプ回路が駆動されるた
め、電源電圧が設定しきい電圧より高い場合にはＰチャ
ネルＭＯＳトランジスタからなる第２チャージポンプ回
路が動作し、基板への電子注入が生じることがなく、誤
動作の発生が防止され、電源電圧が設定しきい電圧より
低い場合にはＮチャネルＭＯ３！−ランジスタからなる
第１チャージポンプ回路が動作し、十分な基板電圧が供
給される。

〔実施例〕

第１図はこの発明の基板電圧発生回路の一実施例の結線
図である。

第１図を参照して、リングオシレータ１及びドライバ２
の電源電圧ｖｃｃが設定しきい電圧より高いか低いかを
検出する検出手段２３が設けられ、ぞれハイレベル（以
下Ｈという）、ローレベル（以下りという）となり、低
いときにφ　、φ１■ がそれぞれり、Ｈとなる。

そして、検出手段２３の出力φ　、φ１がそれ■ ぞれり、Ｈのときにオンするトランスミッションゲート
２４ａと、φ　、φ１がそれぞれＨ，Ｌの■ ときトオンするトランスミッションゲート２４ｂとから
なる制御手段２４が設けられ、一方のトランスミッショ
ンゲート２４ａを介して、キャパシタＣ及びＮチャネル
ＭＯ８ＦＥＴＱ　　、Ｑ　　かＯａ　　　　　　　　　
　　　　　　ｌａ　　　２ａらなる第１チャージポンプ
回路２５がドライバ２に接続され、他方のトランスミッ
ションゲート２４ｂを介して、キャパシタＣｏｂ及びＰ
チャネルＭＯ３ＦＥＴＱ　　　Ｑ　　からなる第２チヤ
ージポンｌｂ’　　２ｂ ブ回路２６がドライバ２に接続され、両チャージポンプ
回路２５．２６の出力端子が基板電圧ｖＢＢの共通の基
板電圧出力端子２７に接続されている。

ところで、検出手段２３は、例えば第２図に示すように
構成され、リングオシレータ１の正電源５と同じ正電源
５と接地との間に３個のＮチャネルＭＯ３ＦＥＴＱ　　
、Ｑ　　、Ｃ７及び各ＦＥＴ６ Ｑ　　−０７の導通抵抗の和より大きい抵抗値の抵抗２
８が直列に設けられ、ＦＥＴＣ７と抵抗２８とを接続す
るノードＮ１に、２個のインバータ２９．３０の直列回
路を介してφ１出力端子が接続されるとともに、ノード
Ｎ１にインバータ２９を介してφ１出力端子が接続され
ている。

ここで、第２図の各ＦＥＴＱ　　、Ｃ６，Ｃ７のしきい
電圧をそれぞれｖＴＡ、ｖｌＢ、■、。とすると、Ｖｃ
ｃ≦（ｖＴＡ＋ＶＴＢ＋ｖＴｃ）である場合には、各Ｆ
ＥＴＱ　　、Ｑ　　、Ｃ７はオフするため、ノード６ Ｎｌの電圧はＯｖとなり、Ｖｃｃ〉（ｖＴＡ十ｖＴＢ＋
■Ｔｏ）である場合には、各ＦＥＴＱ５．Ｑ６゜Ｃ７は
オンするため、ノードＮ１の電圧は（Ｖｃｃ（ｖＴＡ＋
ｖＴＢ＋ｖＴＣ月（！：　ｔ、；　ル。

従って、このノードＮ、の電圧”　ＣＣ”　Ｔ＾＋　Ｖ
　ＴＢ　＋　Ｖ　ｒｃ）ｌがインバータ２９の入力しき
い電圧に等しくなるときの電源電圧Ｖ。０が、検出手段
２３の設定しきい電圧ｖ８となり、電源電圧Ｖ。０がこ
の設定しきい電圧Ｖｓより高いとき、出力φ　、φ１は
それぞれＨ，Ｌとなり、低いときには、出力φ　、φ１
はそれぞれり、Ｈとなる。

■ 例えば、インバータ２９の入力しきい電圧をＶ　ｃｃ／
　２　、　　Ｖ　ＴＡ　””　Ｖ　ｒＢ−Ｖ　ｒｃ””
　　０　、９　Ｖとすると、■ｃｃ−（ｖＴＡ＋ｖＴＢ
＋ｖＴｃ）−ｖｃｏ／２を満足するｖｃＣがＶｓとなり
、これよりＶｓ−５，４Ｖが得られ、Ｖ＞５．４Ｖのと
きφ　、φ１はそれぞれＣＣＩ Ｈ，Ｌとなり、Ｖ　　＜　　５．４Ｖ（７）ときφ　、
φｌはＣＣ１ それぞれり、Ｈとなる。

そして、電源電圧Ｖ　が設定しきい電圧ＶｓよＧ り高い場合、検出手段２３の出力φ　、φ１がそれぞれ
Ｈ，Ｌとなり、トランスミッションゲート２４ａ、２４
ｂがそれぞれオフ、オンし、オン状態のトランスミッシ
ョンゲート２４ｂを介して、第２チャージポンプ回路２
６にドライバ２の出力である駆動信号φ。が入力され、
第２チャージポンプ回路２６が動作する。

一方、電源電圧■　が設定しきい電圧ｖ８よりＣＣ 低い場合、検出手段２３の出力φ　、φ　がそれ１ ぞれり、Ｈとなり、トランスミッションゲート２４ａ、
２４ｂがそれぞれオン、オフし、オン状態のトランスミ
ッションゲート２４ａを介して、第１チャージポンプ回
路２５にドライバ２の出力である駆動信号φ。が入力さ
れ、第１チャージポンプ回路２５が動作する。

従って、Ｖ　ｃｃ　＞　Ｖ　ｓのときには、Ｐチャネル
ＭＯ８ＦＥＴＱ　　　Ｑ　　からなる第２チヤージボン
ｌｂ’　　２ｂ ブ回路２６が動作するため、ＮＭＯ３構成の基板電圧発
生回路のように、基板への電子注入が生じることはなく
、例えばダイナミックＲＡＭにおいて、メモリセル部の
蓄積情報が電子注入によって破壊されることがなく、誤
動作の発生を防止することができる。

一方、Ｖ　ｃｃ　＜　Ｖ　ｓのときには、ＮチャネルＭ
Ｏ３ＦＥＴＱ　　、Ｑ　　からなる第１チヤージポンプ
ｌａ　　　２ａ 回路２５が動作するため、十分な基板電圧ｖＢＢを供給
することができ、電源電圧Ｖ。０がかなり低くでも、Ｐ
ＭＯＳ構成の基板電圧発生回路のように、入力信号のア
ンダーシュートにより基板への注入電子が引き起こすダ
イナミックＲＡＭにおけるメモリセル部の蓄積情報の破
壊や、ラッチアップに対する耐量の劣化、或いは拡散層
と基板との接合容量の増大による回路動作速度の劣化を
抑えることができる。

第３図は他の実施例における検出手段２３′の結線図で
あり、キャパシタＣ、Ｃ２及びＮチャ■ ネルＭＯＳＦＥＴＱ　　、Ｑ９からなるチャーシボ８ ンプ回路３１の動作を利用したタイマ回路を設けている
。

いま、電源電圧Ｖｃｃが設定しきい電圧Ｖｓよりも高い
場合、ＦＥＴＱ　　−Ｑ７がオンしてノードＮ１はＨと
なり、インバータ２つ、ナントゲート３２を介して出力
φ１はＨとなり、インバータ３３を介して出力φ１はＬ
となり、ＰチャネルＭＯ８ＦＥＴＱ１ｏはインバータ２
９のＬ出力によってオンし、ＮチャネルＭＯ３ＦＥＴＱ
１１はオフしているので１、ＦＥＴＱｌｏのオンにより
キャパシタＣが充電されてノードＮ２はＨとなり、イン
バ−タ３４の入力がＨとなってその出力はＬとなる。

つぎに、電源電圧Ｖｃｃが設定しきい電圧Ｖｓよりも低
い値に変動すると、ＦＥＴＱ５〜Ｑ７がオフしてノード
Ｎ■はＬになり、インバータ２９の出力はＨになるが、
インバータ３４の出力がＬのままであるため、依然とし
て出力φ１はＨ１φ１はＬのままである。

このとき、前述したようにインバータ２９の出力はＨで
あるため、アントゲ−３５の一方の入力はインバータ２
９のＨ出力によりＨとなり、アンドゲート３５の出力レ
ベルは他方の入力への駆動信号φ。によって定まる。

そして、駆動信号φ　が電圧０からＶｐになると、ノー
ドＮ　の電圧はキャパシタＣＩによる容全結合のために
０からＶｐに上昇するが、ＦＥＴＱ　がオン状態になり
、ＦＥＴＱ８のしきい電圧をＶ　　とすると、ノードＮ
３の電圧はＦＥＴＴｌ（８ Ｑ　のオンによってＶ　　に低下する。

８　　　　　　　　　Ｔｌ（８ つぎに、駆動信号φ　が電圧Ｖｐから０に下がると、キ
ャパシタＣ１による容量結合のためにノードＮ　の電圧
は前述のＶ　　から（ＶＴＩＩ８３　　　　　　　　　
　　　　　　　ＴＨ８■　）にさらに低下し、このとき
ＦＥＴＱ８はオフ状態になるが、ＦＥＴＱ９がオン状態
になるため、ＦＥＴＱ　　のゲートを介してキャパシタ
Ｃ２が放電し、ノードＮ２の電圧は低下し、その後すぐ
に駆動信号φ　が電圧０から■、に上昇することによっ
て再び同じ動作が繰り返される。

そして、以上のような動作の繰返しによってノードＮ２
の電圧はＨからＬへと徐々に変化することにより、この
変化を受けてインバータ３４の出力がＬからＨに変わり
、ナントゲート３２の出力であるφ　がＨからＬに変わ
り、φｌがＬからＨ■ に刺わる。

さらに、電源電圧が設定しきい電圧Ｖ８よりも高い値に
変動す゛ると、Ｆ　Ｅ　Ｔ　Ｑ　　”””　Ｑ　７がオ
ンしてインバータ２９の出力はＬとなり、ナントゲート
３２を介して出力φ　、φ１はそれぞれすぐにＨ，Ｌに
変化する。

すなわち、電源電圧Ｖ　が設定しきい電圧ｖ８Ｃ より低い状態から高い状態に変化したときには、出力φ
　、φ　は電源電圧Ｖ。０の変化に応じてず１ ぐに変化するが、電源電圧Ｖ。０が設定しきい電圧Ｖｓ
より高い状態から低い状態に変化したきには、チャージ
ポンプ回路３１の動作によってノードＮ２の電圧がＨか
らＬにすぐに変化せずに若干の時間を要し、この時間だ
け出力φ　、φ１の変化■ が遅れることになる。

従って、第３図に示す構成の検出手段２３′を用いるこ
とにより、電源電圧ｖｃｃが設定しきい電圧ｖ８の前後
で短時間に頻繁に変動しても、チャージポンプ回路２５
．２６の動作の切り換えが短時間にばたつくことを防止
でき、基板電圧発生回路の動作の安定化を図ることがで
きる。

第４図はこの発明のさらに他の実施例の結線図であり、
第１図と相違するのは、トランスミッションゲート２４
ａ、２４ｂに代わり、制御手段３６を構成するアンドゲ
ート３６ａ、３６ｂを設け、両チャージポンプ回路２５
．２６の動作を両アンドゲート３６ａ、３６ｂにより切
り換えるようにしたことである。

ところで、両アンドゲート３６ａ、３６ｂの一方の入力
にはドライバ２の出力が入力され、アンドゲート３６Ｈ
の他方の入力には検出手段２３の出力φ１が入力され、
アンドゲート３６ｂの他方の入力には検出手段２３の出
力φ１が入力されている。

このように、アンドゲート３５ａ、３６ｂの動作により
、第１図の場合と同様に、電源電圧Ｖ。０の低、高に応
じて両チャージポンプ２５．２６を動作させることがで
きる。

つぎに、第５図はリングオシレータ及びドライバをそれ
ぞれ２個設けた場合の実施例であり、リングオシレータ
ｌａ、ｌｂの最終段のインバータの後段にナンドゲ−１
−Ｇ、Ｇｂがそれぞれ挿入され、両リングオシレータｌ
ａ、ｌｂのナンドゲトＧ、Ｇ５をそれぞれ検出手段２３
の出力φ１．φ１によって駆動するようにし、リングオ
シレータｌａ、ｌｂの出力パルスをドライ／＜　２　ａ
　。

２ｂに供給し、ドライバ２ａ、２ｂからの駆動信号によ
り両チャージポンプ回路２５．２６をそれぞれ駆動する
ようになっている。

このとき、ナンドゲー）Ｇ、Ｇｂが両チャージポンプ２
５．２６を駆動する制御手段に相当する。

そして、電源電圧Ｖ　が設定しきい電圧ＶｓよＣ り高い場合には、検出回路２３の出力φ　、φ１■ はそれぞれり、Ｈとなり、リングオシレータ１ｂのみが
動作して第２チャージポンプ回路２６が動作し、電源電
圧Ｖ　が設定しきい電圧ｖ８より低Ｃ い場合には、検出回路２３の出力φ　、φ１はそれぞれ
Ｈ，Ｌとなり、リングオシレータ１ａのみが動作して第
１チャージポンプ回路２５が動作し、第１図の場合と同
等の効果を得ることができる。

なお、第４図、第５図における検出手段２３を、第３図
に示す構成の検出手段２３′としてもよいのは勿論であ
る。

また、上記実施例では、Ｐ型基板の場合について説明し
たが、基板がＮ型であっても同様にこの発明を実施する
ことができ、このとき基板電圧発生回路は正電圧を発生
する構成となる。

〔発明の効果〕

以上のように、この発明によれば、電源電圧が設定しき
い電圧より高いとき及び低いときに、制御手段により第
２．第１チャージポンプ回路を駆動するようにしたため
、電源電圧が設定しきい電圧より高い場合に従来のよう
な基板への電子注入による誤動作の発生を防止すること
ができ、低い場合に、十分な基板電圧を供給することが
でき、安定した動作を得ることができ、ダイナミックＲ
ＡＭ等の半導体装置における基板電圧発生回路として極
めて有効である。

【図面の簡単な説明】

第１図はこの発明の基板電圧発生回路の一実施例の結線
図、第２図は第１図の一部の結線図、第３図は他の実施
例の一部の結線図、第４図及び第５図はそれぞれ異なる
他の実施例の結線図、第６図は従来の基板電圧発生回路
の結線図、第７図は第６図の一部の結線図、第８図は第
６図の断面図、第９図は第６図の動作説明用の各信号の
波形図、第１０図は従来の他の基板電圧発生回路の結線
図、第１１図は第１０図の断面図である。 図において、１＋　　ｌａ、ｌｂはリングオシレータ、
２．２ａ、２ｂはドライバ、５は正電源、２３．２３’
　は検出手段、２４．３６は制御手段、２５．２６は第
１．第２チャージポンプ回路、２７は基板電圧出力端子
、Ｃ、Ｃはキャパシタ、Ｏａ　　　Ｏｂ Ｑ　　、Ｑ　　はＮチャネルＭＯＳＦＥＴ、Ｑｌｂ。 Ｉａ　　　　　２ａ Ｑ　はＰチャネルＭＯ５ＦＥＴＳＧ　　、Ｇｂはす２ｂ
　　　　　　　　　　　　　　　　　　　　　　　　　
　ａンドゲートである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体装置を構成する基板への印加電圧を発生す
   る基板電圧発生回路において、 周期パルスを発生する発振器と、 前記周期パルスを入力として駆動信号を出力するドライ
   バと、 前記駆動信号を入力とし第１キャパシタ及びＮチャネル
   ＭＯＳトランジスタからなる第１チャージポンプ回路と
   、 前記駆動信号を入力とし第２キャパシタ及びＰチャネル
   ＭＯＳトランジスタからなる第２チャージポンプ回路と
   、 前記両チャージポンプ回路の出力端子に接続された基板
   電圧出力端子と、 前記発振器及びドライバの電源電圧が設定しきい電圧よ
   り高いか低いかを検出する検出手段と、前記検出手段の
   出力により動作し前記電源電圧が前記設定しきい電圧よ
   り高いとき及び低いときにそれぞれ前記第２、第１チャ
   ージポンプ回路を駆動する制御手段と を備えたことを特徴とする基板電圧発生回路。