JPH031740A - データ伝送回路 - Google Patents
データ伝送回路Info
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- JPH031740A JPH031740A JP1137155A JP13715589A JPH031740A JP H031740 A JPH031740 A JP H031740A JP 1137155 A JP1137155 A JP 1137155A JP 13715589 A JP13715589 A JP 13715589A JP H031740 A JPH031740 A JP H031740A
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- circuit
- signal
- transmission
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ベアケーブルまたは配電線を伝送路として
相互に結合された一対の伝送装置間でデータ伝送゛を回
り周波数変移変調方式（以下ＦＳＸ方式と略称する）の
データ伝送回路、ことに伝送装置の回路構成に関する。
相互に結合された一対の伝送装置間でデータ伝送゛を回
り周波数変移変調方式（以下ＦＳＸ方式と略称する）の
データ伝送回路、ことに伝送装置の回路構成に関する。
第５図はデータ伝送回路の一般的な構成を示すブロック
図、第６図はＦＳＫ方式の原理を示すタイムチャートで
ある。第１図において、ＩＡ、ＩＢは異なる場所Ａ、Ｂ
に配されたデータ伝送装置であ、９、ＣＰＵとしてのマ
イクロプロセッサ３Ａまたは３Ｂによシ制御される送信
画に４Ａまたは４Ｂ、および受信回路５Ａまたは５Ｂを
備え、ペアケーブルまたは配に線を伝送線２として伝送
装置ｉＡ、ｉＢが相互に結合されて一双方向通信が行わ
れる。
図、第６図はＦＳＫ方式の原理を示すタイムチャートで
ある。第１図において、ＩＡ、ＩＢは異なる場所Ａ、Ｂ
に配されたデータ伝送装置であ、９、ＣＰＵとしてのマ
イクロプロセッサ３Ａまたは３Ｂによシ制御される送信
画に４Ａまたは４Ｂ、および受信回路５Ａまたは５Ｂを
備え、ペアケーブルまたは配に線を伝送線２として伝送
装置ｉＡ、ｉＢが相互に結合されて一双方向通信が行わ
れる。
Ｆ’ＳＫ方式のデータ伝送回路では第６図に示すように
、例えば伝送装置ｉｉ側のＣＰｔＪ３Ａでデータを論理
レベル１に対応したデータ信号Ｈ２および論理レベル０
に対応したデータ信号りに符号化し、これを送信回路４
Ａで、Ｈ信号は周波数ｆ２ｓＬ信号は周波数ｆｌ で振
幅Ｖが互いに等しく、かつｆｌ）ｆ２なる条件を満たす
多重化した周波数のＦ’ＳＫ信号に多重化し、伝送線２
を介して伝送装置１Ｂ側の受信回路５Ｂに伝送する。こ
の信号を受けた受信回路５Ｂは、ＦＳＫ信号信号局波数
成分子１とｆ！ と全労離し、復調回路によって受信側
復調データ信号に復調した信号をＣＰＵ３Ｂに向けて出
力する。−！た、復調回路の機能はＣＰＵ６Ｂに設けて
よく、かつ伝送装置１Ｂ側からの送信についても同様で
ある。
、例えば伝送装置ｉｉ側のＣＰｔＪ３Ａでデータを論理
レベル１に対応したデータ信号Ｈ２および論理レベル０
に対応したデータ信号りに符号化し、これを送信回路４
Ａで、Ｈ信号は周波数ｆ２ｓＬ信号は周波数ｆｌ で振
幅Ｖが互いに等しく、かつｆｌ）ｆ２なる条件を満たす
多重化した周波数のＦ’ＳＫ信号に多重化し、伝送線２
を介して伝送装置１Ｂ側の受信回路５Ｂに伝送する。こ
の信号を受けた受信回路５Ｂは、ＦＳＫ信号信号局波数
成分子１とｆ！ と全労離し、復調回路によって受信側
復調データ信号に復調した信号をＣＰＵ３Ｂに向けて出
力する。−！た、復調回路の機能はＣＰＵ６Ｂに設けて
よく、かつ伝送装置１Ｂ側からの送信についても同様で
ある。
ところで従来装置ではその受信回路が、ＦＳＸ信号中の
周波数成分子１とｆｘｆｔ分離するのに、ｆｌ＋ｆ２
にそれぞれ同調したＬＣフィルタまたはアクティブフィ
ルタ２組が設けられ、どちらのフィルタに電圧があるか
を復調回路を介してＣＰＵが判別するよう構成したもの
が知られている。
周波数成分子１とｆｘｆｔ分離するのに、ｆｌ＋ｆ２
にそれぞれ同調したＬＣフィルタまたはアクティブフィ
ルタ２組が設けられ、どちらのフィルタに電圧があるか
を復調回路を介してＣＰＵが判別するよう構成したもの
が知られている。
〔発明が解決しようとする課題〕
従来装置で用いられる２組のＬＣフィルタまたはアクテ
ィブフィルタは２３℃程度の常温で周波数で１−または
ｆ２にそれぞれ同調するよう調整される。しかしながら
、これらのフィルタ回路にはり、Ｃ，Ｒ素子が用いられ
ており、それぞれの温度特性が互いに異なるために１フ
イルタが使用される一２０℃から＋７０℃にわたる広い
温度範囲で同調周波数をｆｌまたはｆ２に正確に保つこ
とが困難であり、フィルタの周波数選択性Ｑおよび利得
Ｈが周囲温度の変動に伴なって変化するという問題があ
る。このような変化は、本来互いに等しい振幅ｖ２持つ
べき周波数分離された二つの受信信号のレベルに大きな
差を生じさせることにな飢振幅Ｖの大きさによって０レ
ベル信号、ルベル信号のいずれが受信されたかを判断す
るＣＰＵに誤判断を生じさせるという問題をもたらす。
ィブフィルタは２３℃程度の常温で周波数で１−または
ｆ２にそれぞれ同調するよう調整される。しかしながら
、これらのフィルタ回路にはり、Ｃ，Ｒ素子が用いられ
ており、それぞれの温度特性が互いに異なるために１フ
イルタが使用される一２０℃から＋７０℃にわたる広い
温度範囲で同調周波数をｆｌまたはｆ２に正確に保つこ
とが困難であり、フィルタの周波数選択性Ｑおよび利得
Ｈが周囲温度の変動に伴なって変化するという問題があ
る。このような変化は、本来互いに等しい振幅ｖ２持つ
べき周波数分離された二つの受信信号のレベルに大きな
差を生じさせることにな飢振幅Ｖの大きさによって０レ
ベル信号、ルベル信号のいずれが受信されたかを判断す
るＣＰＵに誤判断を生じさせるという問題をもたらす。
この発明の目的は、受信回路の回路構成の改良により、
周囲温度の変化に基づく同調周波数のずれ全防ぎ、受信
データ信号の誤判断を回避することにある。
周囲温度の変化に基づく同調周波数のずれ全防ぎ、受信
データ信号の誤判断を回避することにある。
上記課題全解決するために、この発明によれば、伝送線
を介して結合された一対の伝送装置がそれぞれマイクロ
プロセッサによｐ制御される送信回路および受信回路を
備え、論理０，１に符号化されたデータ信号をこれに対
応する二つの周波数信号に変えて伝送する周波数変移変
調方式のデータ伝送回路において、前記送信回路が１個
のクリスタル発憑器と、その出力周波数を前記０．ルベ
ルに対応する二つの周波数信号−分周する一対のカウン
タ回路とを備えるとともに、この一対のカウンタ回路が
発する標本化クロックによシ制御されて伝送信号を前記
二つの周波数の受信信号にそれぞれ分離する一対のスイ
ッチドキャパシタフィルタ全前記受信回路側に備えてな
るものとする。
を介して結合された一対の伝送装置がそれぞれマイクロ
プロセッサによｐ制御される送信回路および受信回路を
備え、論理０，１に符号化されたデータ信号をこれに対
応する二つの周波数信号に変えて伝送する周波数変移変
調方式のデータ伝送回路において、前記送信回路が１個
のクリスタル発憑器と、その出力周波数を前記０．ルベ
ルに対応する二つの周波数信号−分周する一対のカウン
タ回路とを備えるとともに、この一対のカウンタ回路が
発する標本化クロックによシ制御されて伝送信号を前記
二つの周波数の受信信号にそれぞれ分離する一対のスイ
ッチドキャパシタフィルタ全前記受信回路側に備えてな
るものとする。
上記手段は、スイッチドキャパシタフィルタ（以下ＳＣ
Ｆ’と略称する）が、コンデンサとアナログスイッチの
組み合わせによって等測的に抵抗と見なせる回路からな
シ、この等価抵抗と別に設けたコンデンサによりアクテ
ィブＲＣフィルタを形成するものでちゃ、その周波数選
択性ＱはＳＣＦ’に供給される同調用の標本化クロック
の周期によって決まシ、標本化クロックの周波数全同調
周波数ｆ１またはｆ２の５０倍または１００倍程度に正
確に保つ仁とによシ、周囲温度が一５０℃から＋８０℃
にわたる広い範囲で変化しても周波数選択性Ｑｌ約１％
以下の変化に保持できる性能を有することに着目して構
成したものであシ、送信時にはクリスタル発振器が発す
る正確なりロックを、ＣＰＵによシ分周比が制御される
一対のプログラマブルカウンタによって周波数ｆ１およ
びｆ２ なるＦＳＫ信号の周波数を作υ出し、送信回路
から伝送線にＦ’ＳＫ信号を乗せるとともに、受信時に
はとのＦＳＫ信号の受信回路に設けた２ ｆｆ、（１の
ＳＣＦの標本化クロックを、前記プログラマブルカウン
タの分周比を変えて作シ出すことによ少、受信ＦＳＫＳ
分信号中周波数成分子１ ＋ ｆ２に対する選択性Ｑを
広い温度範囲にわたって１％以下の誤差範囲に保って周
波数分離できる受信回路を得ることができ、したがって
データ信号の送受信積度の高いデータ伝送回路が得られ
る。
Ｆ’と略称する）が、コンデンサとアナログスイッチの
組み合わせによって等測的に抵抗と見なせる回路からな
シ、この等価抵抗と別に設けたコンデンサによりアクテ
ィブＲＣフィルタを形成するものでちゃ、その周波数選
択性ＱはＳＣＦ’に供給される同調用の標本化クロック
の周期によって決まシ、標本化クロックの周波数全同調
周波数ｆ１またはｆ２の５０倍または１００倍程度に正
確に保つ仁とによシ、周囲温度が一５０℃から＋８０℃
にわたる広い範囲で変化しても周波数選択性Ｑｌ約１％
以下の変化に保持できる性能を有することに着目して構
成したものであシ、送信時にはクリスタル発振器が発す
る正確なりロックを、ＣＰＵによシ分周比が制御される
一対のプログラマブルカウンタによって周波数ｆ１およ
びｆ２ なるＦＳＫ信号の周波数を作υ出し、送信回路
から伝送線にＦ’ＳＫ信号を乗せるとともに、受信時に
はとのＦＳＫ信号の受信回路に設けた２ ｆｆ、（１の
ＳＣＦの標本化クロックを、前記プログラマブルカウン
タの分周比を変えて作シ出すことによ少、受信ＦＳＫＳ
分信号中周波数成分子１ ＋ ｆ２に対する選択性Ｑを
広い温度範囲にわたって１％以下の誤差範囲に保って周
波数分離できる受信回路を得ることができ、したがって
データ信号の送受信積度の高いデータ伝送回路が得られ
る。
以下この発明を実施例に基づいて説明する。
第１図はこの発明の実施例回路を′示すブロック図であ
シ、伝送線２を介して結合される二つの伝送装置の一方
を示したものである。ただし、二つの伝送装置はその回
路構成が互いに等しいので、以下送信回路および受信回
路の説明を図の送信回路と受信回路に代表させて行う。
シ、伝送線２を介して結合される二つの伝送装置の一方
を示したものである。ただし、二つの伝送装置はその回
路構成が互いに等しいので、以下送信回路および受信回
路の説明を図の送信回路と受信回路に代表させて行う。
図において、４はＣＰＵ３によって制御される送信回路
、５はＣＰＵＫよ勺信号処理される受信回路である。送
信回路４は、１２．２４ＭＨ２ＯりＯｙり１１Ｓを出力
するクリスタル発振器１１．クロック１１８とＣＰＵか
らの分周比設定信号３２３，３３８をそれぞれ受けて周
波数ｆ、およびｆｌ なる信号１２８．１３３’にそれ
ぞれ出力するプログラマブルカウンタ１２および１６と
、ＣＰＵからのゲート信号３５８または３６Ｓｔ−それ
ぞれ受けてオンとなり信号１２Ｓまたは１３Ｓを通過さ
せる一対のＡＮＤゲート１５および１６、ＯＲゲート１
７を介して信号１２Ｓおよび１３Ｓｔ−逐次受け、これ
を正弦波に整形しＦＳＫ信号１８Ｓとして出力する送信
変調部１８．およびＦＳＸ信号１８Ｓｅ伝送線としての
配電線２の電圧で変調して伝送Ｆ’ＳＫ信号４Ｓとして
出力する送信結合部１９とで構成される。
、５はＣＰＵＫよ勺信号処理される受信回路である。送
信回路４は、１２．２４ＭＨ２ＯりＯｙり１１Ｓを出力
するクリスタル発振器１１．クロック１１８とＣＰＵか
らの分周比設定信号３２３，３３８をそれぞれ受けて周
波数ｆ、およびｆｌ なる信号１２８．１３３’にそれ
ぞれ出力するプログラマブルカウンタ１２および１６と
、ＣＰＵからのゲート信号３５８または３６Ｓｔ−それ
ぞれ受けてオンとなり信号１２Ｓまたは１３Ｓを通過さ
せる一対のＡＮＤゲート１５および１６、ＯＲゲート１
７を介して信号１２Ｓおよび１３Ｓｔ−逐次受け、これ
を正弦波に整形しＦＳＫ信号１８Ｓとして出力する送信
変調部１８．およびＦＳＸ信号１８Ｓｅ伝送線としての
配電線２の電圧で変調して伝送Ｆ’ＳＫ信号４Ｓとして
出力する送信結合部１９とで構成される。
一方、受信回路５は、配電線２の電圧で変調された送信
ＦＳＫ信号４Ｓを受けて受信ＰＳＫ信号２１８に復調か
つインピーダンス整合する受信結合部２１と、受信Ｆ′
ＳＫ信号２１Ｓを周波数ｆｌおよびｆ２なる二つの受信
信号２２８および２３８に分離する一対のスイッチドキ
ャパシタフィルタ゛（ＳＣＦ’）２２および２３とで構
成され、ＣＰＵ３が受信信号２２８および２３３の受信
をその振幅Ｖによって判断して論理０および１に対応し
た復調データ信号に変換することによシデータの伝送が
行われる。
ＦＳＫ信号４Ｓを受けて受信ＰＳＫ信号２１８に復調か
つインピーダンス整合する受信結合部２１と、受信Ｆ′
ＳＫ信号２１Ｓを周波数ｆｌおよびｆ２なる二つの受信
信号２２８および２３８に分離する一対のスイッチドキ
ャパシタフィルタ゛（ＳＣＦ’）２２および２３とで構
成され、ＣＰＵ３が受信信号２２８および２３３の受信
をその振幅Ｖによって判断して論理０および１に対応し
た復調データ信号に変換することによシデータの伝送が
行われる。
第２図は送信回路の要部の動作説明図、第３図は受信回
路の要部の動作説明図、第４図は送信回路および受信回
路のタイムチャートであシ、以下前述の実施例回路の動
作について説明する。第２図において、クリスタル発振
器１１が発する１２゜２４ ＭＨｚ のクロック１１８
はＣＰＵからの信号３２８によって分局比１７００に設
定されたプログラマプルカラ／り１２によって周波数ｆ
！が１２．２４ＭＨｚ÷１７００＝７２００Ｈｚ の周
波数信号１２３と、信号３３Ｓによって分局比１８００
に設定されたカウンタ１３によって周波数ｆ１が１２．
２４ＭＨｚ÷１８００＝６８００Ｈｚの周波数信号１３
８とに多重化され、周波数信号１２Ｓ（ｌ−ｔ、ＡＮＤ
ゲート１５に１周波数倍号１３８はＡＮＤゲート１６に
それぞれ入力される。ＡＮＤゲート１６は第４図に示す
符号化されたデータ信号のＨレベルに対応するゲート信
号３６８によシ１ビットＩｃ相応する期間オンとなり、
周波数ｆ。
路の要部の動作説明図、第４図は送信回路および受信回
路のタイムチャートであシ、以下前述の実施例回路の動
作について説明する。第２図において、クリスタル発振
器１１が発する１２゜２４ ＭＨｚ のクロック１１８
はＣＰＵからの信号３２８によって分局比１７００に設
定されたプログラマプルカラ／り１２によって周波数ｆ
！が１２．２４ＭＨｚ÷１７００＝７２００Ｈｚ の周
波数信号１２３と、信号３３Ｓによって分局比１８００
に設定されたカウンタ１３によって周波数ｆ１が１２．
２４ＭＨｚ÷１８００＝６８００Ｈｚの周波数信号１３
８とに多重化され、周波数信号１２Ｓ（ｌ−ｔ、ＡＮＤ
ゲート１５に１周波数倍号１３８はＡＮＤゲート１６に
それぞれ入力される。ＡＮＤゲート１６は第４図に示す
符号化されたデータ信号のＨレベルに対応するゲート信
号３６８によシ１ビットＩｃ相応する期間オンとなり、
周波数ｆ。
＝６８００Ｈ２（７）周波数信号１３８ｔ−出力し、Ａ
ＮＤゲート１５はデータ信号のＬレベルに対応するゲー
ト信号３５８によシラビットに相応する期間オンとなシ
、周波数ｆｘ＝７２００Ｈ２の周波数信号１２Ｓを出力
する。二つの周波数信号１２Ｓおよび１３３は第１図に
示すようにＯＲゲート１７を介して送信変調部１８に送
られ、第４図に示すよう。Ｋデータ信号のＬレベル、Ｈ
レベルを多頁周波数ｆｔ＝７２００Ｈｚ＄よびｆ＊＝６
８０ＱＨｚに変調した正弦波の受信側Ｆ’ＳＫ信号１８
Ｓとなり、送イｇ結合部１９で伝送線としての配電線２
の商用周波数電圧により変調された伝送Ｆ’ＳＫ信号に
変換され、配置線２を介して実際には離れた場所に配さ
れた受信回路５に伝送され、受信回路５の受信結合部２
１によシ商用周波数成分が除去されて受信側Ｆ’ＳＫ信
号２１８に：復調する。
ＮＤゲート１５はデータ信号のＬレベルに対応するゲー
ト信号３５８によシラビットに相応する期間オンとなシ
、周波数ｆｘ＝７２００Ｈ２の周波数信号１２Ｓを出力
する。二つの周波数信号１２Ｓおよび１３３は第１図に
示すようにＯＲゲート１７を介して送信変調部１８に送
られ、第４図に示すよう。Ｋデータ信号のＬレベル、Ｈ
レベルを多頁周波数ｆｔ＝７２００Ｈｚ＄よびｆ＊＝６
８０ＱＨｚに変調した正弦波の受信側Ｆ’ＳＫ信号１８
Ｓとなり、送イｇ結合部１９で伝送線としての配電線２
の商用周波数電圧により変調された伝送Ｆ’ＳＫ信号に
変換され、配置線２を介して実際には離れた場所に配さ
れた受信回路５に伝送され、受信回路５の受信結合部２
１によシ商用周波数成分が除去されて受信側Ｆ’ＳＫ信
号２１８に：復調する。
受信回路５の一対のＳＣＦ’２２および２３は、第３図
に示すように送信回路４の一対のプログラマブルカウン
タ１２および１３が発する標本化クロック４２８，４３
３によりそれぞれの同調周波数ｆ１およびｆ２が制御さ
れる。すなわち、ＦＳＸの同調周波数を一５０℃から＋
８０℃にわたる広い温度範囲でその周波数選択性Ｑを１
％以下の誤差範囲に保持するためＫは、同調周波数Ｅｘ
ｔたはｆ２の５０倍から１００培に相応する標本化ク
ロック４２８，４３８’＆必要とする。そこで、プログ
ラマブルカウンタ１２の分周比全送信時の１７００から
その５０分の１に相応する分周比６４に設定し、カウン
タ１３の分周比を３６に設定することによシ、フィルタ
２２および２３のアナログスイッチをそれぞれの同調周
波数ｆ１＝ ７２０ＱＨｚおよびｆｚ ＝６８００Ｈｚ
（Ｄ％＝５０倍に相応する周波数３６０ ＫＨｚおよ
び３４ Ｑ ＫＨｚの、原本化クロック４２３，４３８
で制御することができ、第４図に示すように、ＳＣＦ’
２３からは同調周波数ｆｚ＝６８００Ｈｚ 成分のみ大
きな振幅Ｖを有する利得Ｈの高いｆ２同調受受信号２３
Ｓが得られ、ＳＣＦ’２２からは同調周波数ｆ１＝＝７
２００ Ｈｚ酸成分みが大きな振幅ｖｌ有する利得Ｈの
高いｆ１同調受受信号２２８が得られる。
に示すように送信回路４の一対のプログラマブルカウン
タ１２および１３が発する標本化クロック４２８，４３
３によりそれぞれの同調周波数ｆ１およびｆ２が制御さ
れる。すなわち、ＦＳＸの同調周波数を一５０℃から＋
８０℃にわたる広い温度範囲でその周波数選択性Ｑを１
％以下の誤差範囲に保持するためＫは、同調周波数Ｅｘ
ｔたはｆ２の５０倍から１００培に相応する標本化ク
ロック４２８，４３８’＆必要とする。そこで、プログ
ラマブルカウンタ１２の分周比全送信時の１７００から
その５０分の１に相応する分周比６４に設定し、カウン
タ１３の分周比を３６に設定することによシ、フィルタ
２２および２３のアナログスイッチをそれぞれの同調周
波数ｆ１＝ ７２０ＱＨｚおよびｆｚ ＝６８００Ｈｚ
（Ｄ％＝５０倍に相応する周波数３６０ ＫＨｚおよ
び３４ Ｑ ＫＨｚの、原本化クロック４２３，４３８
で制御することができ、第４図に示すように、ＳＣＦ’
２３からは同調周波数ｆｚ＝６８００Ｈｚ 成分のみ大
きな振幅Ｖを有する利得Ｈの高いｆ２同調受受信号２３
Ｓが得られ、ＳＣＦ’２２からは同調周波数ｆ１＝＝７
２００ Ｈｚ酸成分みが大きな振幅ｖｌ有する利得Ｈの
高いｆ１同調受受信号２２８が得られる。
したがって、ＣＰＵ３で二つの受信信号２３８および２
２Ｓ’ｅその振幅Ｖによって弁別して復調を行うことに
より、第４図の最上段に示す符号化されたデータ信号と
相似な図示しない受信データ信号を得ることができる。
２Ｓ’ｅその振幅Ｖによって弁別して復調を行うことに
より、第４図の最上段に示す符号化されたデータ信号と
相似な図示しない受信データ信号を得ることができる。
この発明は前述のように、受信回路に一対のＳＣＦ′を
設けて受信ＦＳＸ信号の周波数分離を行うとともに、Ｓ
ＣＦの標本化クロックを送信回路のクリスタル発振器お
よびプログラマブルカウンタを利用して得るよう構成し
た。その結果、コンデンサとアナログスイッチとの組み
合わせで等測的に抵抗として機能するＳＣＦが温度依存
性の大きい抵抗やインダクタンス素子を含まず、したが
ってＬＣフィルタやアクティブフィルタを用いた従来装
置に比べて広い流度範囲にわたって周波数選択性の変化
の少いフィルタが得られるとともに、ＳＣＦ”の周波数
選択性を正確に保つに必要な標本化クロックを送信回路
の一つのクリスタル発振器および一対のプログラマブル
カウンタを利用してＳＣＦ’の同調周波数の５０倍から
１００倍程度に容易かつ正確に保つことができるので、
−５０℃から＋８０℃にわたる広い堪能範囲で周波数選
択性の変化が１％以下に低減された周波数選択性の高い
ｌ；’ＳＫ方式のデータ伝送回路を回路構成を複雑化す
ることなく提供できるとともに、周波数選択性および利
得Ｈの改善によって受信信号の周波数弁別性能が向上す
るので、論理０．ルベル忙符号化されたデータ信号の誤
判断を防止できる利点が得られる。
設けて受信ＦＳＸ信号の周波数分離を行うとともに、Ｓ
ＣＦの標本化クロックを送信回路のクリスタル発振器お
よびプログラマブルカウンタを利用して得るよう構成し
た。その結果、コンデンサとアナログスイッチとの組み
合わせで等測的に抵抗として機能するＳＣＦが温度依存
性の大きい抵抗やインダクタンス素子を含まず、したが
ってＬＣフィルタやアクティブフィルタを用いた従来装
置に比べて広い流度範囲にわたって周波数選択性の変化
の少いフィルタが得られるとともに、ＳＣＦ”の周波数
選択性を正確に保つに必要な標本化クロックを送信回路
の一つのクリスタル発振器および一対のプログラマブル
カウンタを利用してＳＣＦ’の同調周波数の５０倍から
１００倍程度に容易かつ正確に保つことができるので、
−５０℃から＋８０℃にわたる広い堪能範囲で周波数選
択性の変化が１％以下に低減された周波数選択性の高い
ｌ；’ＳＫ方式のデータ伝送回路を回路構成を複雑化す
ることなく提供できるとともに、周波数選択性および利
得Ｈの改善によって受信信号の周波数弁別性能が向上す
るので、論理０．ルベル忙符号化されたデータ信号の誤
判断を防止できる利点が得られる。
また、ｓｃＦの同調周波数をプログラマブルカウンタの
分周比の設定によシ容易に決めることができるので、従
来装置におけるフィルタ回路の微調整が不要−なり、し
たがって調整時間の短縮による省時間効果および省力化
効果が得られる。
分周比の設定によシ容易に決めることができるので、従
来装置におけるフィルタ回路の微調整が不要−なり、し
たがって調整時間の短縮による省時間効果および省力化
効果が得られる。
第１図は仁の発明の実施例回路を示すブロック図、第２
図は実施例送信回路の要部の動作説明図、第３図は実施
′例受信回路の要部の動作説明図、第４図は実施例回路
における要部のタイムチャート、第５図はデータ伝送回
路の一般的構成を示すブロック図、第６図はＦＳＫ方式
の原理を示すタイムチャートである。 ｉＡ、１Ｂ・・・データ伝送装置、２・・・伝送線、３
Ａ、３Ｂ・・・マイクロプロセッサ（ＣＰＵ）、４ Ａ
。
図は実施例送信回路の要部の動作説明図、第３図は実施
′例受信回路の要部の動作説明図、第４図は実施例回路
における要部のタイムチャート、第５図はデータ伝送回
路の一般的構成を示すブロック図、第６図はＦＳＫ方式
の原理を示すタイムチャートである。 ｉＡ、１Ｂ・・・データ伝送装置、２・・・伝送線、３
Ａ、３Ｂ・・・マイクロプロセッサ（ＣＰＵ）、４ Ａ
。
Claims (1)
- １）伝送線を介して結合された一対の伝送装置がそれぞ
れマイクロプロセッサにより制御される送信回路および
受信回路を備え、論理０，１に符号化されたデータ信号
をこれに対応する二つの周波数信号に変えて伝送する周
波数変調方式のデータ伝送回路において、前記送信回路
が１個のクリスタル発振器と、その出力周波数を前記０
，１レベルに対応する二つの周波数信号に分周する一対
のカウンタ回路とを備えるとともに、この一対のカウン
タ回路が発する標本化クロックにより制御されて伝送信
号を前記二つの周波数の受信信号にそれぞれ分離する一
対のスイッチドキャパシタフィルタを前記受信回路側に
備えてなることを特徴とするデータ伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137155A JPH031740A (ja) | 1989-05-30 | 1989-05-30 | データ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137155A JPH031740A (ja) | 1989-05-30 | 1989-05-30 | データ伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031740A true JPH031740A (ja) | 1991-01-08 |
Family
ID=15192107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137155A Pending JPH031740A (ja) | 1989-05-30 | 1989-05-30 | データ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031740A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780851A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Fsk demodulating circut |
| JPS5830260A (ja) * | 1981-08-17 | 1983-02-22 | Seiko Epson Corp | Ｆｓｋ復調回路 |
| JPS61234152A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | Ｆｓｋ変復調器 |
| JPS61273009A (ja) * | 1985-05-28 | 1986-12-03 | Fujitsu Ltd | フイルタ回路 |
-
1989
- 1989-05-30 JP JP1137155A patent/JPH031740A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780851A (en) * | 1980-11-07 | 1982-05-20 | Seiko Epson Corp | Fsk demodulating circut |
| JPS5830260A (ja) * | 1981-08-17 | 1983-02-22 | Seiko Epson Corp | Ｆｓｋ復調回路 |
| JPS61234152A (ja) * | 1985-04-09 | 1986-10-18 | Toshiba Corp | Ｆｓｋ変復調器 |
| JPS61273009A (ja) * | 1985-05-28 | 1986-12-03 | Fujitsu Ltd | フイルタ回路 |
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