JPH03174634A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03174634A JPH03174634A JP1313772A JP31377289A JPH03174634A JP H03174634 A JPH03174634 A JP H03174634A JP 1313772 A JP1313772 A JP 1313772A JP 31377289 A JP31377289 A JP 31377289A JP H03174634 A JPH03174634 A JP H03174634A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業−にの利用分野〕
この発明はスキャンバス方式によるテスト機能付きマイ
クロプロセッサなど、通常動作と異なるモードで動作す
る機能を備えた半導体集積回路に関するものである。
クロプロセッサなど、通常動作と異なるモードで動作す
る機能を備えた半導体集積回路に関するものである。
一般にマイクロプロセッサ等のＬ Ｓ Ｉは、数多くの
組み合わせ回路と順序回路より構威されており、このよ
うな複数の組合せ回路と順序回路からなるいくつかの機
能ブロックを含んでいる。このようなマイクロプロセッ
サにおいて、製造技術の向上に伴って増大する論理ゲー
トを効率よくテストするために、機能ブロック単位で独
立したテストができるような回路を使用する手法が採ら
れている。そのような手法の１つであるスキャンバス方
式とは、機能ブロックの入力及び出力データを格納する
レジスタをシフトレジスタ化して直列に接続することに
よって１本のシリアルなスキャンバスを構威し、これに
人出刃用の外部ピンを取り付は外部から機能ブロックの
入力レジスタへの値の設定と出力レジスタから埴の読み
出しをできるようにしたものである。マイクロプロセッ
サはこの手法においてテストを行うために通常の動作モ
ードと異なるテストモードを持ち、テストモード時には
ｉ能ブロックの入力および出力レジスタの機能を切り換
えるようにしている。このようにスキャンバスを通して
テストされる機能ブロックの入力レジスタにテストパタ
ーンの組合せをセットし、その値が機能ブロックで処理
された後その出力データを外部に読みだし観測すること
により容易に機能ブロックをテストすることができる。
組み合わせ回路と順序回路より構威されており、このよ
うな複数の組合せ回路と順序回路からなるいくつかの機
能ブロックを含んでいる。このようなマイクロプロセッ
サにおいて、製造技術の向上に伴って増大する論理ゲー
トを効率よくテストするために、機能ブロック単位で独
立したテストができるような回路を使用する手法が採ら
れている。そのような手法の１つであるスキャンバス方
式とは、機能ブロックの入力及び出力データを格納する
レジスタをシフトレジスタ化して直列に接続することに
よって１本のシリアルなスキャンバスを構威し、これに
人出刃用の外部ピンを取り付は外部から機能ブロックの
入力レジスタへの値の設定と出力レジスタから埴の読み
出しをできるようにしたものである。マイクロプロセッ
サはこの手法においてテストを行うために通常の動作モ
ードと異なるテストモードを持ち、テストモード時には
ｉ能ブロックの入力および出力レジスタの機能を切り換
えるようにしている。このようにスキャンバスを通して
テストされる機能ブロックの入力レジスタにテストパタ
ーンの組合せをセットし、その値が機能ブロックで処理
された後その出力データを外部に読みだし観測すること
により容易に機能ブロックをテストすることができる。
第３図は、スキャンパス方式ムこよりテストを行う従来
のマイクロプロセッサの一実施例である。
のマイクロプロセッサの一実施例である。
第３図において００）は従来のマイクロプロセッサ、α
Ｄはマルチプレクサ回路、（１９ａ、１９ｂ、 ・・
、１９ｎ）はスキャンパス選択用の外部ビン、Ｏｌは通
常モードとテストモード切り換え用の外部ピン、（１４
ａ１４ｂ、 ・・、１４ｎ）は機能ブロック、（１６ａ
、 １６ｂ１６ｒ）は機能ブロックの入力及び出力レジ
スタ、（１５ａ、 １５ｂ、 ・・、１５ｎ）はスキャ
ンバス、０２１はスキャンパスの入力ビン、０のはスキ
ャンバスの出力ビン、（１９ａ、１９ｂ、 −・、１
９ｎ）はデータやアドレスの人出力ピン、（２０）はリ
セット信号入力ビンである。
Ｄはマルチプレクサ回路、（１９ａ、１９ｂ、 ・・
、１９ｎ）はスキャンパス選択用の外部ビン、Ｏｌは通
常モードとテストモード切り換え用の外部ピン、（１４
ａ１４ｂ、 ・・、１４ｎ）は機能ブロック、（１６ａ
、 １６ｂ１６ｒ）は機能ブロックの入力及び出力レジ
スタ、（１５ａ、 １５ｂ、 ・・、１５ｎ）はスキャ
ンバス、０２１はスキャンパスの入力ビン、０のはスキ
ャンバスの出力ビン、（１９ａ、１９ｂ、 −・、１
９ｎ）はデータやアドレスの人出力ピン、（２０）はリ
セット信号入力ビンである。
スキャンバス（１５ａ、 １５ｂ、 ・・、１５ｎ）
は機能ブロックの入力及び出力レジスタ（１６ａ、 １
６ｂ、 ・・、１６ｒ）を直列に接続することによっ
てそれぞれ構成されている。データビンやアドレスビン
（１９ａ、１９ｂ。
は機能ブロックの入力及び出力レジスタ（１６ａ、 １
６ｂ、 ・・、１６ｒ）を直列に接続することによっ
てそれぞれ構成されている。データビンやアドレスビン
（１９ａ、１９ｂ。
１９ｎ）からの信号線は機能ブロックの人出力レジスタ
に（１６ａ、１６ｂ、 ・・、１６ｎ）に接続してい
る。
に（１６ａ、１６ｂ、 ・・、１６ｎ）に接続してい
る。
モード切り換え用の外部ピン０８）からの信号はスキャ
ンパス上のレジスタ（１６ａ、 １６ｂ、 ・・、１
６ｎ）に入力している。リセット信号ｔ２０）はマイク
ロプロセッサ内の初期化を行う回路全てに入力されてい
る。
ンパス上のレジスタ（１６ａ、 １６ｂ、 ・・、１
６ｎ）に入力している。リセット信号ｔ２０）はマイク
ロプロセッサ内の初期化を行う回路全てに入力されてい
る。
マルチプレクサ回路０υにはスキャンパス選択用の信号
が入力している。マイクロプロセッサ００）はいくつか
の機能ブロックと順序回路よりなり機能ブロック単位で
テストを行うためスキャンバスが通っている。
が入力している。マイクロプロセッサ００）はいくつか
の機能ブロックと順序回路よりなり機能ブロック単位で
テストを行うためスキャンバスが通っている。
第４図はスキャンパス方式で使われる機能ブロックの入
力及び出力レジスタ（１６ａ、１６ｂ）を示している。
力及び出力レジスタ（１６ａ、１６ｂ）を示している。
第４図において（Ｉａ、Ｉｂ）はマルチプレクサ回路、
（２ａ、２ｂ） はＤラッチ、（３）はスキャンバスで
シフトインされるデータ、（４ａ、４ｂ） は前段に接
続されている機能ブロックからの出力データ、（５ａ。
（２ａ、２ｂ） はＤラッチ、（３）はスキャンバスで
シフトインされるデータ、（４ａ、４ｂ） は前段に接
続されている機能ブロックからの出力データ、（５ａ。
５ｂ） は次段の機能ブロックへの入力データ、（６）
は通常動作とテスト動作を切り換えるモード信号、（７
）はクロック信号、（８）はスキャンバスを通してシフ
トアウトされるデータである。
は通常動作とテスト動作を切り換えるモード信号、（７
）はクロック信号、（８）はスキャンバスを通してシフ
トアウトされるデータである。
次に動作について説明する。まず、第３図に示すスキャ
ンパス方式のテスト機能の付いた従来のマイクロプロセ
ッサの動作を説明する。テストを行うためにマイクロプ
ロセッサ内部のモードをテストモードに設定する。外部
ピンαＯからテストモード設定信号を入力することによ
り、機能ブロックの入力及び出力レジスタ（１６ａ、
１６ｂ、 ・・、１６ｒ）を通常動作モード時のレジ
スタ動作でなく、スキャンバスのシフトレジスタとして
動作できる状態にする。その状態でシフトレジスタにク
ロック信号をにカすることにより入力ピン（２）からテ
ストパターンのビット列をシフトインし、機能ブロック
（１４ａ、１４ｂ、 ・・、１４ｎ）の入力レジスタ
にセットする。その後外部ビンαωに通常動作モード設
定用の信号を入力するとスキャンバスにセントされたテ
ストパターンがテストされる機能ブロック（１４ａ）に
入力されデータを処理した後、機能ブロック（１４ａ）
の出力レジスタ（１６ｄ、 ・・、１６ｆ）にラッ
チされる。テスト結果を取り出すためにスキャンパス上
のシフトレジスタ（１６ａ、 ・・、 １６ｆ ）に
クロック信号を入力することによりスキャンバス（１５
ａ）を通してテスト結果をシフトアウトする。シフトア
ウトされたデータはマルチプレクサ回路０］）に入力さ
れ、スキャンパス選択用の外部ピン（１７ａ、１７ｂ。
ンパス方式のテスト機能の付いた従来のマイクロプロセ
ッサの動作を説明する。テストを行うためにマイクロプ
ロセッサ内部のモードをテストモードに設定する。外部
ピンαＯからテストモード設定信号を入力することによ
り、機能ブロックの入力及び出力レジスタ（１６ａ、
１６ｂ、 ・・、１６ｒ）を通常動作モード時のレジ
スタ動作でなく、スキャンバスのシフトレジスタとして
動作できる状態にする。その状態でシフトレジスタにク
ロック信号をにカすることにより入力ピン（２）からテ
ストパターンのビット列をシフトインし、機能ブロック
（１４ａ、１４ｂ、 ・・、１４ｎ）の入力レジスタ
にセットする。その後外部ビンαωに通常動作モード設
定用の信号を入力するとスキャンバスにセントされたテ
ストパターンがテストされる機能ブロック（１４ａ）に
入力されデータを処理した後、機能ブロック（１４ａ）
の出力レジスタ（１６ｄ、 ・・、１６ｆ）にラッ
チされる。テスト結果を取り出すためにスキャンパス上
のシフトレジスタ（１６ａ、 ・・、 １６ｆ ）に
クロック信号を入力することによりスキャンバス（１５
ａ）を通してテスト結果をシフトアウトする。シフトア
ウトされたデータはマルチプレクサ回路０］）に入力さ
れ、スキャンパス選択用の外部ピン（１７ａ、１７ｂ。
、１７ｎ）からの信号によってスキャンバス（１５ａ）
が選ばれてテスト結果がスキャン出力ビンαのから取り
出される。同様にスキャンパス選択用の外部ピン（１７
ａ １７ｂ、 ・・、１７ｎ）に入力する信号を設定
し直し、選択するスキャンバス（１５ａ、 １５ｂ。
が選ばれてテスト結果がスキャン出力ビンαのから取り
出される。同様にスキャンパス選択用の外部ピン（１７
ａ １７ｂ、 ・・、１７ｎ）に入力する信号を設定
し直し、選択するスキャンバス（１５ａ、 １５ｂ。
１５ｎ）を選び直すことにより、機能ブロック（１４ａ
。
。
１４ｂ、・・、１４ｎ）を順次調べることができる。
次に第４図に示すレジスタ（１６ａ、 １６ｂ）の動作
について説明する。第４図においてモート信号（６）が
０の時通常動作モードであり、１の時テストモードであ
る。通常動作モードでは、クロック信号（７）に同期し
てマルチプレクサ回路（ｌａ、ｌｂ）により選ばれたデ
ータ（４ａ、４ｂ）がＤラッチ（２ａ、２ｂ）にラッチ
され、ランチされた信号は次段の機能ブロックへの入力
信号（５ａ 、 ５ｂ） となる。テストモード時は
クロック信号（７）に同期してマルチプレクサ回路（１
ａ）により選ばれたスキャンパスを通して入力されたデ
ータ（３）がＤう・７チ（２ａ）にラッチされ、さらに
Ｄランチ（２ｂ）では同様にＤランチ（２ａ）の出力が
クロック信号（７）に同期してラッチされる。このよう
にマルチプレクサで入力を切り換えることによりテスト
モード時はスキャンパス上にシフトレジスタが構成され
る。このように外部ピン０８１からの信号により機能ブ
ロック単位に設けられたスキャンパス上の人出力レジス
タの機能を切り換えて機能ブロンクのテストを容易ｔこ
行うことができる。
について説明する。第４図においてモート信号（６）が
０の時通常動作モードであり、１の時テストモードであ
る。通常動作モードでは、クロック信号（７）に同期し
てマルチプレクサ回路（ｌａ、ｌｂ）により選ばれたデ
ータ（４ａ、４ｂ）がＤラッチ（２ａ、２ｂ）にラッチ
され、ランチされた信号は次段の機能ブロックへの入力
信号（５ａ 、 ５ｂ） となる。テストモード時は
クロック信号（７）に同期してマルチプレクサ回路（１
ａ）により選ばれたスキャンパスを通して入力されたデ
ータ（３）がＤう・７チ（２ａ）にラッチされ、さらに
Ｄランチ（２ｂ）では同様にＤランチ（２ａ）の出力が
クロック信号（７）に同期してラッチされる。このよう
にマルチプレクサで入力を切り換えることによりテスト
モード時はスキャンパス上にシフトレジスタが構成され
る。このように外部ピン０８１からの信号により機能ブ
ロック単位に設けられたスキャンパス上の人出力レジス
タの機能を切り換えて機能ブロンクのテストを容易ｔこ
行うことができる。
これを繰り返して、マイクロプロセッサ内の全機能ブロ
ックのテストを行うことによりマイクロプロセッサ全体
のテストを行うことができる。
ックのテストを行うことによりマイクロプロセッサ全体
のテストを行うことができる。
従来のマイクロプロセッサは、以上のようにスキャンパ
スの入力ピン（２）、スキャンパスの出力ピン０３）、
スキャンパスの選択用ピン（１７ａ、１７ｂ。
スの入力ピン（２）、スキャンパスの出力ピン０３）、
スキャンパスの選択用ピン（１７ａ、１７ｂ。
１７ｎ）等のテストモード時専用の外部ピンが必要であ
った。ゆえに、テストされる機能ブロックが増えるほど
これら内部モード設定用の専用の外部ピンが多数必要に
なるという問題点があった。
った。ゆえに、テストされる機能ブロックが増えるほど
これら内部モード設定用の専用の外部ピンが多数必要に
なるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、スキャンパス方式によりマイクロプロセッサ
の機能ブロックのテストをおこなう場合、その内部モー
ドの設定用の専用の外部ピンを不要とすることを目的と
する。
たもので、スキャンパス方式によりマイクロプロセッサ
の機能ブロックのテストをおこなう場合、その内部モー
ドの設定用の専用の外部ピンを不要とすることを目的と
する。
この発明に関わるマイクロプロセッサは、通常動作モー
ドで使用するデータピンやアドレスビン等の外部ピンに
記憶回路を設け、リセット信号に同期してこれら外部ピ
ンの値を記憶回路にラッチするようにし、テスト時の内
部モード設定用の信号としてこれら記憶回路の出力を使
用するようにしたものである。
ドで使用するデータピンやアドレスビン等の外部ピンに
記憶回路を設け、リセット信号に同期してこれら外部ピ
ンの値を記憶回路にラッチするようにし、テスト時の内
部モード設定用の信号としてこれら記憶回路の出力を使
用するようにしたものである。
この発明によれば通常動作モードでのデータピンやアド
レスピンに内部モード設定用の記憶回路を設け、これら
の外部ピンより入力した信号を記憶回路にラッチしこれ
らの記憶回路からの出力信号を内部モード設定用の信号
として用いることにより内部モード設定用の専用の外部
ピンを不要にすることができる。
レスピンに内部モード設定用の記憶回路を設け、これら
の外部ピンより入力した信号を記憶回路にラッチしこれ
らの記憶回路からの出力信号を内部モード設定用の信号
として用いることにより内部モード設定用の専用の外部
ピンを不要にすることができる。
第１図はこの発明の一実施例を示すマイクロプロセッサ
である。図において００はスキャンパス選択をおこなう
ためのマルチプレクサ回路、（２５）はスキャンパス選
択信号をラッチする記憶回路、０榎はテストモード設定
用信号を入力する外部ピン、（１４ａ、 １４ｂ、 ・
・、１４ｎ）は機能ブ０ツク、（１６ａ、１６ｂ。
である。図において００はスキャンパス選択をおこなう
ためのマルチプレクサ回路、（２５）はスキャンパス選
択信号をラッチする記憶回路、０榎はテストモード設定
用信号を入力する外部ピン、（１４ａ、 １４ｂ、 ・
・、１４ｎ）は機能ブ０ツク、（１６ａ、１６ｂ。
、 １６ｒ） はシフトレジスタ、（１５ａ、 １５
ｂ１５ｎ）はスキャンパス、０２）はスキャンパスの入
力ピン、α訂はスキャンパスの出力ビン、（１９ａ、１
９ｂ１９ｆ）は通常動作モードで使用されるデータピン
やアドレスビン等、（２０）はリセット信号の入力ピン
、００）は本発明にかかるマイクロプロセッサである。
ｂ１５ｎ）はスキャンパス、０２）はスキャンパスの入
力ピン、α訂はスキャンパスの出力ビン、（１９ａ、１
９ｂ１９ｆ）は通常動作モードで使用されるデータピン
やアドレスビン等、（２０）はリセット信号の入力ピン
、００）は本発明にかかるマイクロプロセッサである。
マイクロプロセッサ００）は機能ブロック（１４ａ。
１４ｂ、 ・・、１４ｎ）やシフトレジスタランチ（１
６ａ、 １６ｂ１６ｒ）またはスキャンパス（１５ａ、
１５ｂ１５ｃ）より構成されており、スキャンパス選択
信号用の記憶回路（２５）も内蔵している。データピン
やアドレスビン（１９ａ、１９ｂ、 ・・、１９ｎ）
からの信号線は機能ブロックの入出力レジスタ（１６ａ
、 １６ｂ。
６ａ、 １６ｂ１６ｒ）またはスキャンパス（１５ａ、
１５ｂ１５ｃ）より構成されており、スキャンパス選択
信号用の記憶回路（２５）も内蔵している。データピン
やアドレスビン（１９ａ、１９ｂ、 ・・、１９ｎ）
からの信号線は機能ブロックの入出力レジスタ（１６ａ
、 １６ｂ。
１６ｎ）に接続している。モード切り換え用の外部ピン
０［０からの信号はスキャンパス上のレジスタ（１６ａ
１６ｂ、・・、 １６ｎ ）に入力している。リセット
信号（２０）はマイクロプロセンサ内の初期化を行う回
路全てに入力している。テストモード時専用の外部ピン
はスキャンパスの入力ピン０２）、スキャンパスの出力
ビンα３）、内部モード切り換え用の外部ピン０８）で
ある。第２図に第（図で示されている記憶回路の付加さ
れたデータピン（１９ａ）を詳細に示す。図において（
１９ａ） はデータピン、（２０）はリセット信号、０
０）は本発明にかかるマイクロプロセッサ、（２１ａ）
は通常動作モードで使用するデータの出力信号、（２１
ｂ） は通常動作モードで使用するデータの入力信号
（２３）は通常動作モードで使用するデータの人出力を
制御する信号、（２５）は前記データピン（１９ａ）に
付加された記憶回路、（２４〉は前記記憶回路（２５）
からの出力信号である。
０［０からの信号はスキャンパス上のレジスタ（１６ａ
１６ｂ、・・、 １６ｎ ）に入力している。リセット
信号（２０）はマイクロプロセンサ内の初期化を行う回
路全てに入力している。テストモード時専用の外部ピン
はスキャンパスの入力ピン０２）、スキャンパスの出力
ビンα３）、内部モード切り換え用の外部ピン０８）で
ある。第２図に第（図で示されている記憶回路の付加さ
れたデータピン（１９ａ）を詳細に示す。図において（
１９ａ） はデータピン、（２０）はリセット信号、０
０）は本発明にかかるマイクロプロセッサ、（２１ａ）
は通常動作モードで使用するデータの出力信号、（２１
ｂ） は通常動作モードで使用するデータの入力信号
（２３）は通常動作モードで使用するデータの人出力を
制御する信号、（２５）は前記データピン（１９ａ）に
付加された記憶回路、（２４〉は前記記憶回路（２５）
からの出力信号である。
次に動作について説明する。第１図において、まずスキ
ャンバス選択信号がデータビンやアドレスピン等の外部
ピン（１９ａ、 １９ｂ、 ・・、１９ｎ）から入力
され、リセット信号（２０）に同期してマイクロプロセ
ッサに内蔵されている記憶回路（２５）にう・ノチされ
る。その信号により機能ブロック（１４ａ、１４ｂ１４
ｎ）単位で設けられたスキャンバス（１５ａ、１５ｂ。
ャンバス選択信号がデータビンやアドレスピン等の外部
ピン（１９ａ、 １９ｂ、 ・・、１９ｎ）から入力
され、リセット信号（２０）に同期してマイクロプロセ
ッサに内蔵されている記憶回路（２５）にう・ノチされ
る。その信号により機能ブロック（１４ａ、１４ｂ１４
ｎ）単位で設けられたスキャンバス（１５ａ、１５ｂ。
１５ｎ ）のうちの一つを選択することができる。
次にテストを行うためにマイクロプロセッサ内部のモー
ドをテストモードに設定する。外部ピン０８）からテス
トモード設定信号を入力することにより、機能ブロック
の入力及び出力レジスタ（１６ａ、１６ｂ。
ドをテストモードに設定する。外部ピン０８）からテス
トモード設定信号を入力することにより、機能ブロック
の入力及び出力レジスタ（１６ａ、１６ｂ。
、１６ｒ）を通常動作モード時のレジスタ動作でなく、
スキャンバスのシフトレジスタとして動作できる状態に
する。その状態でシフトレジスタにクロック信号を入力
することにより入力ピン０２１からテストパターンのビ
ット列をシフトインし、機能ブロック（１４ａ、 １４
ｂ、 ・・、１４ｎ）の入力レジスタにセントする。
スキャンバスのシフトレジスタとして動作できる状態に
する。その状態でシフトレジスタにクロック信号を入力
することにより入力ピン０２１からテストパターンのビ
ット列をシフトインし、機能ブロック（１４ａ、 １４
ｂ、 ・・、１４ｎ）の入力レジスタにセントする。
その後外部ピン０８）に通常動作モード設定用の信号を
入力するとスキャンバスにセットされたテストパターン
がテストされる機能ブロック（１４ａ） に入力されデ
ータを処理した後、機能ブロック（１４ａ） の出力レ
ジスタ（１６ｄ、 ・・、１６ｆ）にランチされる。
入力するとスキャンバスにセットされたテストパターン
がテストされる機能ブロック（１４ａ） に入力されデ
ータを処理した後、機能ブロック（１４ａ） の出力レ
ジスタ（１６ｄ、 ・・、１６ｆ）にランチされる。
テスト結果を取り出すために再びテストモード設定用の
信号を外部ピンαωから入力しスキャンバス上のレジス
タをシフトレジスタ動作状態にする。その状態でシフト
レジスタ（１６ａ１６ｆ）にクロック信号を入力するこ
とによりスキャンバス（Ｌ５ａ）を通してテスト結果を
シフトアウトする。シフトアウトされたデータはマルチ
プレクサ回路Ｏ１ｌに入力され、スキャンバス選択用の
記憶回路０７）からの信号によってスキャンバス（１５
ａ）が選ばれてテスト結果がスキャン出力ピン０３１か
ら取り出される。従来例と異なってテストモードのため
に必要とする外部ピンはスキャンバス入力ピン（８）、
スキャンバス出力ピン（９）そして内部モード切り換え
用のピン叫の３ピンだけである。
信号を外部ピンαωから入力しスキャンバス上のレジス
タをシフトレジスタ動作状態にする。その状態でシフト
レジスタ（１６ａ１６ｆ）にクロック信号を入力するこ
とによりスキャンバス（Ｌ５ａ）を通してテスト結果を
シフトアウトする。シフトアウトされたデータはマルチ
プレクサ回路Ｏ１ｌに入力され、スキャンバス選択用の
記憶回路０７）からの信号によってスキャンバス（１５
ａ）が選ばれてテスト結果がスキャン出力ピン０３１か
ら取り出される。従来例と異なってテストモードのため
に必要とする外部ピンはスキャンバス入力ピン（８）、
スキャンバス出力ピン（９）そして内部モード切り換え
用のピン叫の３ピンだけである。
次に第２図において記憶回路の付加されたデータビンの
動作について説明する。通常モード時は、データビン（
１９ａ）から入力されたデータはクロック信号に同期し
てラッチされデータ入力線（２１ｂ）からマイクロプロ
セッサに取り込まれる。処理されたデータはデータ出力
線（２１ａ）から出力されデータビン（１９ａ） より
取り出される。テストモード時にリセット信号Ｑａｌと
同期させてデータビン（１９ａ）から内部モード設定用
の信号を入力し、その信号をデータビン（１９ａ）に付
加している記憶回路（２５）にラッチしその出力信号（
２４）をスキャンバス選択信号として用いる。リセット
時はデータ入力信号（２１ｂ） は常にｌ１ｉ−Ｚ状態
すなわち入力状態であるのでデータビン（１９ａ）より
、内部モード設定用信９入力できる。この記憶回路は、
リセット信号（２）がＩｔ ｉ Ｂ ｈの時データをラ
ッチし、ラッチしたデータ信号をマイクロプロセッサの
スキャンバスの選択信号に用いることができる。
動作について説明する。通常モード時は、データビン（
１９ａ）から入力されたデータはクロック信号に同期し
てラッチされデータ入力線（２１ｂ）からマイクロプロ
セッサに取り込まれる。処理されたデータはデータ出力
線（２１ａ）から出力されデータビン（１９ａ） より
取り出される。テストモード時にリセット信号Ｑａｌと
同期させてデータビン（１９ａ）から内部モード設定用
の信号を入力し、その信号をデータビン（１９ａ）に付
加している記憶回路（２５）にラッチしその出力信号（
２４）をスキャンバス選択信号として用いる。リセット
時はデータ入力信号（２１ｂ） は常にｌ１ｉ−Ｚ状態
すなわち入力状態であるのでデータビン（１９ａ）より
、内部モード設定用信９入力できる。この記憶回路は、
リセット信号（２）がＩｔ ｉ Ｂ ｈの時データをラ
ッチし、ラッチしたデータ信号をマイクロプロセッサの
スキャンバスの選択信号に用いることができる。
なお上記実施例では通常動作時のデータビンに内部モー
ド設定用ランチ回路を設けているがアドレスピンでも良
くその他差し仕えのない外部ピンにおいても同様の回路
を構成できる。
ド設定用ランチ回路を設けているがアドレスピンでも良
くその他差し仕えのない外部ピンにおいても同様の回路
を構成できる。
以上のようにこの発明によれば通常動作時のデータビン
、アドレスピン等に設けた記憶回路の出力信号を用いて
内部モード設定信号を生成することにより、従来のマイ
クロプロセ・ノサのスキャンバスの選択に必要な専用の
外部ピンを不要としマイクロプロセッサのテストを行う
ことができるという効果がある。
、アドレスピン等に設けた記憶回路の出力信号を用いて
内部モード設定信号を生成することにより、従来のマイ
クロプロセ・ノサのスキャンバスの選択に必要な専用の
外部ピンを不要としマイクロプロセッサのテストを行う
ことができるという効果がある。
第１図はこの発明の一実施例を示すマイクロプロセッサ
の回路図、第２図は第１図を詳しく説明するために示し
たデータビンに付加した記憶回路図、第３図は機能プロ
・ツクの入力及び出力レジスタの回路図、第４図は従来
の一実施例を示すマイクロプロセッサの回路図である。 図において、（１５ａ、１５ｂ、 ・・、１５ｎ）は
スキャンパス、（１９ａ、１９ｂ、 ・・、１９ｎ）
はデータまたは制御信号を入力する外部ピン、Ｉ２０）
はリセット信号入力ピン、（２５）は外部ピン（１９ａ
、１９ｂ、 ・・、１９ｎ）に入力されたデータを蓄
える記憶回路である。 なお、各図中、同一符号は同一または相当部分を示す。
の回路図、第２図は第１図を詳しく説明するために示し
たデータビンに付加した記憶回路図、第３図は機能プロ
・ツクの入力及び出力レジスタの回路図、第４図は従来
の一実施例を示すマイクロプロセッサの回路図である。 図において、（１５ａ、１５ｂ、 ・・、１５ｎ）は
スキャンパス、（１９ａ、１９ｂ、 ・・、１９ｎ）
はデータまたは制御信号を入力する外部ピン、Ｉ２０）
はリセット信号入力ピン、（２５）は外部ピン（１９ａ
、１９ｂ、 ・・、１９ｎ）に入力されたデータを蓄
える記憶回路である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 ＬＳＩの内部の動作状態を初期化させるリセット信号を
入力する外部ピンと、 データまたは制御信号を入力または出力することのでき
る外部ピンと、 内部に少なくとも２種類以上の異なる機能を持った動作
状態を設定することのできる回路を備え、該リセット信
号が該外部ピンから入力されたときに前記リセット信号
または前記リセット信号を使って内部で生成されたリセ
ット信号によって、該データまたは制御信号を入力また
は出力する外部ピン上に入力されたデータを蓄える記憶
装置を有し、該記憶装置の出力信号を、該２種類以上の
異なる動作状態を持つ回路の動作状態を設定用に使用す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313772A JPH03174634A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313772A JPH03174634A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03174634A true JPH03174634A (ja) | 1991-07-29 |
Family
ID=18045341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313772A Pending JPH03174634A (ja) | 1989-12-01 | 1989-12-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03174634A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| JP2007180562A (ja) * | 1995-05-31 | 2007-07-12 | Texas Instr Inc <Ti> | Ｉｃ端子のための低オーバヘッド・メモリ設計 |
-
1989
- 1989-12-01 JP JP1313772A patent/JPH03174634A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180562A (ja) * | 1995-05-31 | 2007-07-12 | Texas Instr Inc <Ti> | Ｉｃ端子のための低オーバヘッド・メモリ設計 |
| WO1999052033A1 (fr) * | 1998-04-03 | 1999-10-14 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US6708304B1 (en) | 1998-04-03 | 2004-03-16 | Renesas Technology Corporation | Semiconductor device |
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