JPH03174738A

JPH03174738A - 半導体記憶装置の検査方法

Info

Publication number: JPH03174738A
Application number: JP32109989A
Authority: JP
Inventors: Masayoshi Ogino; 荻野　正吉; Kimio Muramatsu; 村松　公夫; Yoshiharu Shigyo; 執行　義春; Masayuki Sato; 正幸佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-09-21
Filing date: 1989-12-11
Publication date: 1991-07-29
Anticipated expiration: 2014-11-02
Also published as: JP2970855B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置の検査技術に関し、特に、半導体
記憶装置の不良メモリセルの不良検査技術及び不良解析
技術に適用して有効な技術に関するものである。

〔従来の技術〕

ＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置は、製造工程中
又は製造工程後に外観不良検査及びその解析を行い、製
造プロセスでの歩留りを高めている。外観不良検査は、
通常、メモリテスタやプローブ検査装置により半導体記
憶装置の電気的特性に基づき、不良メモリセル（フェイ
ルビット）を検出することから始まる。この検出に基づ
き、外観不良検査は、まず、半導体ウェーハ上に複数配
列された半導体記憶装置（後のダイシング工程で個々の
ペレットに分割される）のうち、不良メモリセルが存在
する半導体記憶装置を特定する。この後、特定された半
導体記憶装置のメモリマットに配列されたメモリセルの
うち、不良メモリセルを特定する。この特定された不良
メモリセルは金属顕微鏡により汚れ、色むら、パターン
の欠け、ショート、変色、異物の存在等の欠陥状態が観
察され、不良原因が解析される。

これら一連の外観不良検査は、検査マニアルに基づき、
作業者の手作業により行われる。本発明者が開発中の半
導体記憶装置は４［Ｍｂｉｔ］の大容量を有するＤＲＡ
Ｍであり、この半導体記憶装置の外観不良検査は１枚当
りの半導体ウェーハにおいてｌ〜２週間を要する。また
、外観不良検査に要する時間の約８割は不良メモリセル
の位置の特定に費やされる。このため、特に、大容量を
有する半導体記憶装置の外観不良検査に要する時間が長
くなるという問題点がある。

この種の外観不良検査に要する時間を短縮する技術とし
て、特開昭６２−２５２１４５号公報及び特開昭６３−
１７４３３０号公報に開示される技術がある。この技術
は、プローブ検査装置で検出された半導体記憶装置の不
良メモリセルの位置情報をＣＰＵの論理アドレス空間に
記憶（ロジカル配列表示）し、この記憶情報に基づき走
査型電子顕微鏡（Ｓ　Ｅ　Ｍ）の視野内に実際の半導体
記憶装置の不良メモリセルを自動的に配置する技術であ
る。

〔発明が解決しようとする課題〕

しかしながら、前述の外観不良検査技術について検討し
た結果、本発明者は次の問題点を見出した。

前記本発明者が開発中の半導体記憶装置は情報アクセス
タイムの高速化を図る目的でメモリマツトが例えば４個
に分割される（４マツト構成）。４個に分割されたうち
の２個のメモリマット間、他の２個のメモリマット間の
夫々にはデコーダ回路等の周辺回路が配置される。この
周辺回路を中心とする２個のメモリマットは一方に対し
て他方のメモリセル及びその配列がミラー反転パターン
で形成される。この実際の半導体記憶装置のメモリマッ
ト配列及びメモリセル配列は前述の公報に開示された技
術の論理アドレス空間のメモリマット配列及びメモリセ
ル配列と異なる。つまり、論理アドレス空間にはＸ方向
アドレス空間、Ｙ方向アドレス空間の夫々に一方向で順
次メモリマット及びメモリセルが配列され、実際の半導
体記憶装置のミラー反転パターンで形成されたメモリマ
ットのメモリセル配列が前記論理アドレス空間に配置さ
れたメモリマットのメモリセル配列と異なる。

このため、論理アドレス空間に記憶された不良メモリセ
ルの位置情報と実際の半導体記憶装置の不良メモリセル
の位置とが一致しないので、外観不良検査時、走査型電
子顕微鏡の視野内に不良メモ４− リセルを配置できない。したがって、再度手動により前
記視野内に不良メモリセルを配置しなくてはならないの
で、外観不良検査時間及びその解析時間が長くなるとい
う問題があった。

また、実際の半導体記憶装置は、容量の増加や品種毎に
メモリセルサイズやマット構成を変更し、メモリマット
配列、メモリセル配列、周辺回路の配列が変化する。こ
のため、前述の論理アドレス空間のメモリマット配列及
びメモリセル配列とさらに一致しなくなるので、外観不
良検査時間及びその解析時間が長くなるばかりか、品種
毎に半導体記憶装置の外観不良検査を行えないという問
題があった。

また、前記実際の半導体記憶装置のメモリマット配列及
びメモリセル配列に対応させるため、ホストＣＰＵに論
理アドレス空間のメモリマット配列及びメモリセル配列
を実体アドレス空間（フィジカル配列表示）に変換する
プログラムを入力することが考えられる。単に実体アド
レス空間に変換しただけでは、メモリマットとメモリマ
ット間の周辺回路との区別が認識できず、不良メモリセ
ルの位置情報と実際の半導体記憶装置の不良メモリセル
の位置とが一致しない。したがって、実体アドレス空間
に変換する場合には、実体アドレス空間にメモリマット
配列情報、メモリセル配列情報、メモリセルサイズ、周
辺回路の配列情報等を含むすべてのレイアウト情報を入
力する必要がある。このため、ホストＣＰＵの実体アド
レス空間の容量が大幅に増大し、ホストＣＰＵの処理速
度が長くなるので、外観不良検査時間及びその解析時間
が長くなるという問題があった。

本発明の目的は、半導体装置の検査技術において、検査
時間を短縮することが可能な技術を提供することにある
。

本発明の他の目的は、半導体装置の検査技術において、
検査精度及び解析精度を向上することが可能な技術を提
供することにある。

本発明の他の目的は、半導体装置の検査技術において、
検査精度及び解析精度を均一化することが可能な技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

半導体装置の検査方法において、製造された実際の半導
体装置の電気的特性検査により検出された不良セルの位
置情報を、ホストＣＰＵに内蔵又は連結された記憶装置
内に保管される、前記半導体装置の既存のレイアウト情
報のうちのセル配列の原点情報、この原点からの各セル
の位置情報及びこの各セルの配列方向情報に基づき、実
体アドレス配列上での位置情報に変換する段階と、この
実体アドレス配列上での不良セルの位置情報に基づき、
実際の半導体装置の不良セルを金属顕微鏡又は走査型電
子顕微鏡又はレーザＭ微鏡を含む不良解析装置の顕微鏡
の視野内に自動的に出力する段階とを備える。

またざ前記実際の半導体記憶装置の不良セルを前記顕微
鏡の視野内に配置する前又は後に、モニターに自動的に
出力する段階を備える。

〔作　　用〕

上述した手段によれば、以下の作用を奏することができ
る。

（１）前記半導体装置の開発設計で作成した既存のレイ
アウト情報を使用し、セル配列、セル以外の回路配列を
含めた実体アドレス配列上の不良セルの位置と実際の半
導体装置のセル配列中の不良セルの位置とを一致できる
ので、実際の半導体装置のセル配列中の不良セルの検出
時間及び解析時間を短縮できる。

（２）前記実際の半導体装置のセル配列中の不良セルの
検出時間及び解析時間を短縮できるので、不良セルの解
析情報を増加でき、不良セルの解析精度を向上できる。

（３）前記実体アドレス配列上での不良セルの位置と実
際の半導体装置のセル配列中の不良セルの位置とを一致
できるので、不良セルの検出精度及− び解析精度（作業者レベル）を均一化できる。

（４）前記実体アドレス配列上での不良セルの位置情報
を、半導体装置の開発設計で作成した既存のレイアウト
情報から作成できるので、新たにレイアウト情報を作成
することなく、この新たなレイアウト情報の作成に相当
する分、不良セルの検出時間及び解析時間を短縮できる
。

（５）セル容量の増減や品種変更を行っても、常時、前
記実体アドレス配列上での不良セルの位置情報を半導体
装置の開発設計で作成した既存のレイアウト情報に基づ
き作成できるので、多品種の半導体装置の不良セルの検
出及び解析を行える。

（６）半導体装置の開発設計で作成した既存のレイアウ
ト情報のうち、セル配列の原点情報、各セルの位置情報
及び各セルの配列方向情報の少ない情報に基づき、前記
実体アドレス配列上での不良セルの位置情報を作成でき
るので、ホストＣＰＵでの処理速度を速くし、不良セル
の検出時間及び解析時間を短縮できる。

以下、本発明の構成について、半導体記憶装置の外観不
良検査技術に本発明を適用した一実施例とともに説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

（実施例Ｉ）本発明の実施例Ｉである半導体記憶装置の外観不良検査
システムの概要を第１図（システム構成図）で示す。

半導体記憶装置の外観不良検査システムは、第１図に示
すように、主に大型コンピュータ（ホストＣＰＵ）１０
、メモリ評価システム２０及び不良解析システム３０で
構成される。このホストｃｐｕｉｏ、メモリ評価システ
ム２０、不良解析システム３０の夫々はＬＡＮ回線４０
により相互に連結される。

前記ホストＣＰＵｌ０は補助記憶装置１１が内蔵又は連
結される。補助記憶袋ｗ１１には第２図（概略平面図）
に示す半導体記憶装置５２の開発設計で作成された既存
のレイアウト情報がすべて記憶され１１− る。この補助記憶装置１１に記憶されたレイアウト情報
の一部はホストＣＰＵｌ０により読出される。

前記半導体記憶装置５２は、同第２図に示すように平面
長方形状で構成され、周辺部分に複数個の外部端子（ポ
ンディングパッド）ＢＰが配列される。

半導体記憶装置５２の中央部分にはこれに限定されない
が４［Ｍｂｉｔ］の大容量を有するメモリマット（メモ
リセルアレイ）ＭＡが配列される。メモリマットＭＡは
メモリマットＭＡＬ〜ＭＡ４に４分割される。つまり、
４分割された］、つのメモリマットＭＡは　１［Ｍｂｉ
ｔ］の容量で構成される。メモリマットＭＡＬとＭＡ２
との間にはデコーダ回路を含む周辺回路ＰＣが配置され
る。同様に、メモリマットＭＡ３とＭＡ４との間には周
辺回路ＰＣが配置される。

前記メモリマットＭＡＬは、第２図及び第３図（要部平
面図）に示すように、図中左側から右側に向うｘ（１）
方向、図中上側から下側に向うＹ方向の夫々にメモリセ
ル５３が順次配列される。メモリマットＭＡ２は、周辺
回路ＰＣを介在させてメモ−１２＝リマットＭＡＬのミラー反転パターンで構成され、図中
右側から左側に向うＸ（２）方向、Ｙ方向の夫々にメモ
リセル５３が順次配列される。メモリマットＭＡ３はメ
モリマットＭＡＬと同様に、メモリマットＭＡ４はメモ
リマツｌ−Ｍ　Ａ　２と同様に夫々メモリセル５３が順
次配列される。

前記補助記憶装置１１に記憶されるレイアウト情報とし
ては、半導体記憶装置５２のメモリマットＭＡの配列情
報、メモリセル５３の配列情報、メモリセルサイズ情報
、周辺回路ＰＣの配列情報、素子間の接続配線情報等、
すべてのレイアウト情報である。ホストＣＰＵｌ０によ
り読出されるレイアウト情報の一部としては、実際の半
導体記憶装置のメモリセル５３特に不良メモリセルの位
置を特定できる、メモリセル配列の基準となるペレット
原点（シンボルマーク）５２Ｍの情報、このペレット原
点５２Ｍからの各メモリセル５３の位置を特定するメモ
リセル原点５３Ｍの情報、及びこの各メモリセル５３の
配列方向（ｘ、ｙ）情報の最低限の情報である。

前記ペレット原点５２Ｍは、第２図及び第３図に示すよ
うに、半導体記憶装置５２の左上隅に配置される。この
ペレット原点５２Ｍは、メモリセル５２の配列、周辺回
路及びその素子の配列等、半導体記憶装置５２のすべて
のレイアウトの基準となるマークである。メモリセル原
点５３Ｍは、前記第３図に示すように、縦方向り及び横
方向Ｗのセルサイズで構成されるメモリセル５３のレイ
アウトの基準となるマークであり、ペレット原点５２Ｍ
を基準とする各メモリセル５３の位置を表わす。配列方
向（Ｘ。

Ｙ）情報はメモリマットＭＡ内においてメモリセル５３
が配列される方向の情報である。

前記メモリ評価システム２０は、前記第１図に示すよう
に、主にメモリテスタ（又は／及びプローブ検査装置）
２１．不良メモリセル位置情報部（フェイルビットデー
タ部）２２、実体アドレス配列変換部２３で構成される
。メモリテスタ２１は半導体記憶装置（半導体ウェーハ
状態の場合はこの半導体ウェーハ上の半導体記憶装置）
５２に配列されたメモリセル５３のうち不良メモリセル
及びその位置を電気的に検出する。不良メモリセル位置
情報部２２は前記メモリテスタ２１で検出された不良メ
モリセルの位置情報を論理アドレス空間に記憶する（ロ
ジカル配列表示）。実体アドレス配列変換部２３は半導
体記憶装置５２のメモリマットＭＡの配列及びメモリセ
ル５３の配列を論理アドレス空間から実体アドレス空間
（フィジカル配列表示）に変換する。この実体アドレス
配列変換部２３は、前記ホストＣＰＵｌ０を介して読出
される補助記憶装置１１に記憶されたレイアウト情報の
一部の情報に基づき、論理アドレス空間から実体アドレ
ス空間に不良メモリセルの位置情報を変換する。レイア
ウト情報の一部は前述したペレット原点５２Ｍの情報、
メモリセル原点５３Ｍの情報及び配列方向情報であり、
メモリ評価システム２０は、この少ない情報に基づき、
実際の半導体記憶装置５２の不良メモリセルが配置され
る位置の実体アドレス空間にメモリテスタ２１で検出さ
れた不良メモリセルの位置情報を記憶する。

前記不良解析システム３０は主にＣＰＵ３１及び不良解
析装置３２で構成される。

ＣＰＵ３１は前記メモリ評価システム２０の実体アドレ
ス配列変換部２３からの実体アドレス空間に記憶された
不良メモリセルの位置情報を記憶する。

不良解析装置３２は、主に防振台３３、ＸＹステージ３
４、試料台３５、ステージ制御部３６、金属顕微鏡３７
、レーザ顕微鏡３８で構成される。前記試料台３５上に
は半導体ウェーハ５０が搭載される。前記ステージ制御
部３６は、ＣＰ　Ｕ３１に記憶された不良メモリセルの
位置情報に基づきＸＹステージ３４を移動し、試料台３
５上の半導体ウェーハ５０の半導体記憶装置５２の不良
メモリセルを金属顕微鏡３７又はレーザ顕微鏡３８の視
野内に移動する。

前記半導体ウェーハ５０は、第４図（概略平面図）に示
すように、一部にオリエンテーションフラット５１を有
する平面円形状で構成される。半導体ウェーハ５０の表
面上には行列状に規則的にダイシング工程前の半導体記
憶装置５２が配列される。

次に、前記半導体記憶装置５２の外観不良検査方法につ
いて、第５図（検査フロー図）を用いて簡単に説明する
。

まず、前記第１図に示すメモリ評価システム２０のメモ
リテスタ２１を使用し、製造工程が終了した（又は製造
工程中の）半導体ウェーハ５０の規則的に配列された半
導体記憶装置５２に電気的特性検査を行う。半導体記憶
装置５２は、メモリセル５３、周辺回路ＰＣ及びこれら
回路間を接続する配線等、すべての形成工程が終了した
後、電気的特性検査を行う。この電気的特性検査により
、半導体ウェーハ５０において不良メモリセルが存在す
る半導体記憶装置５２及びこの半導体記憶装置５２にお
ける不良メモリセルの位置が検出される。この半導体記
憶装置５２、不良メモリセルの夫々の位置情報は不良メ
モリセル位置情報部２２の論理アドレス空間に記憶され
る。この不良メモリセル位置情報部２２に記憶された不
良メモリセルの位置情報は実体アドレス配列変換部２３
により実体アドレス空間上での位置情報に変換される。

この実体アドレス配列変換部２３で変換された不良メモ
リセルの位置は、前記ホストＣＰＵｌ０を介して読出さ
れる補助記憶装置１１に記憶されたレイアウト情報の一
部、つまりペレット原点５２Ｍの情報、メモリセル原点
５３Ｍの情報及び配列方向情報（ｘ、ｙ）に基づき特定
される。

つまり、不良メモリセルの位置の特定に補助記憶情報１
１に記憶されたレイアウト情報のすべてを必要としない
。

次に、前記メモリ評価システム２０で作成された不良メ
モリセルの位置情報を前記不良解析システム３０のＣＰ
Ｕ３１に記憶する。

次に、前記メモリ評価システム２０のメモリテスタ２１
で電気的特性検査が行われた半導体ウェーハ５０を前記
不良解析システム３０の不良解析装置３２に移動し、第
５図に示すように、不良メモリセルの検出及び解析を開
始する〈１０〉。

まず、前記不良解析装置３２の図示しない供給部に半導
体ウェーハ５０をセットしく１１＞　、この半導体ウェ
ーハ５０を不良解析装置３２の試料台３５に搬送する〈
１２〉。

次に、半導体ウェーハ５０上に形成された図示しないア
ライメントターゲットを基準に半導体ウェーハ５０のア
ライメントを行う〈１３〉。

次に、半導体記憶装置５２のペレット原点５２Ｍをアラ
イメントターゲットとしく１４〉、このペレット原点５
２Ｍを基準に半導体記憶装置５２のアライメントを行う
〈１５〉。

次に、前記半導体記憶装置５２のペレット原点５２Ｍに
移動しく１６）　、このペレット原点５２Ｍの座標を教
示する〈１７〉。

次に、前記ＣＰＵ３１に記憶された不良メモリセルの位
置情報に基づき、ステージ制御部３６及びＸＹステージ
３４を介在させて試料台３５を移動させ、金属顕微鏡３
７又はレーザ顕微鏡３８の視野内に半導体ウェーハ５０
の半導体記憶装置５２の不良メモリセルを移動する〈１
８〉。この視野内への不良メモリセルの移動は、不良解
析装置３２により自動的にしかも高速で行うことができ
る。

次に、金属顕微鏡３７又はレーザ顕微鏡３８の視野内に
移動させた不良メモリセルの解析及び分析を行う〈１９
〉。この解析及び分析は、不良メモリセルのパターンの
欠け、ショート、変色、周囲の状況、異物の存在等を観
察する。

次に、半導体記憶装置５２のすべての不良メモリセルの
解析及び分析を行う〈２０〉。この終了後、半導体ウェ
ーハ５０の不良メモリセルが存在するすべての半導体記
憶袋Ｗ５２について同様の解析及び分析を行う〈２１〉
。

次に、半導体記憶装置５２の配線層、メモリセル５３の
素子形成層、素子分離層等すべての層について前述の解
析及び分析を行う〈２２〉。解析及び分析する層を変え
る場合は、−旦、不良解析装置３２から半導体ウェーハ
５０を取り出し、半導体ウェーハ５０の所定の層をエツ
チング工程により除去しく２６〉、この後再度半導体ウ
ェーハ５０を供給部にセットする〈１１〉ことから始ま
る。また、解析及び分析において、前段の層の解析及び
分析により不良発生原因が判明した不良メモリセルにつ
いては、次段の層の解析及び分析時に、再度解析及び分
析しないように（検査時間を短縮できるように）、不良
メモリセルの検出時にジャンプ移動（通過移動）する制
御が行われる。この制御はＣＰＵ３１により行われる。

前述の半導体ウェーハ５０のすべての層の解析及び分析
が終了すると、半導体ウェーハ５０は不良解析システム
３０の不良解析装置３２から取り出される〈２３〉。そ
して、前記不良メモリセルのすべての解析及び分析の情
報をＣＰＵ３１で整理し、その結果をＣＰＵ３１で出力
する〈２４〉ことにより、外観不良検査は終了する〈２
５〉。

このように、半導体記憶装置５２の外観不良検査におい
て、製造された実際の半導体記憶装置５２の電気的特性
検査により検出された不良メモリセルの位置情報を、ホ
ストＣＰＵｌ０に内蔵又は連結された補助記憶装置１１
内に保管される、前記半導体記憶装置５２の既存のレイ
アウト情報のうちのペレット原点５２Ｍの情報、メモリ
セル原点５３Ｍの情報、各メモリセル５３の配列方向情
報に基づき、実体アドレス空間上での位置情報に変換す
る段階と、この実体アドレス空間上での不良メモリセル
の位置情報に基づき、実際の半導体記憶装置５２の不良
メモリセルを不良解析システム３０の金属顕微鏡３７又
はレーザ顕微鏡３８の視野内に自動的に出力する段Ｚυ
− 階とを備える。この構成により、次の効果を奏すること
ができる。

（１）前記半導体記憶装置５２の開発設計で作成した既
存のレイアウト情報を使用し、メモリセル５３の配列、
メモリセル５３以外の回路配列を含めた実体アドレス空
間上の不良メモリセルの位置と実際の半導体記憶装置５
２のメモリセル５３の配列中の不良メモリセルの位置と
を即座に一致できるので、実際の半導体記憶装置５２の
メモリセル５３の配列中の不良メモリセルの外観不良検
査時間及びその解析時間を短縮できる。

（２）前記実際の半導体記憶装置５２のメモリセル５３
の配列中の不良メモリセルの外観不良検査時間及び解析
時間を短縮できるので、不良メモリセルの解析情報を増
加でき、不良メモリセルの解析精度を向上できる。

（３）前記実体アドレス空間上での不良メモリセルの位
置と実際の半導体記憶装置５２のメモリセル５３の配列
中の不良メモリセルの位置とを一致できるので、不良メ
モリセルの外観不良検査精度及び解析精度（作業者レベ
ル）を均一化できる。

（４）前記実体アドレス空間上での不良メモリセルの位
置情報を、半導体記憶装置５２の開発設計で作成した既
存のレイアウト情報から作成できるので、新たにレイア
ウト情報を作成することなく、この新たなレイアウト情
報の作成に相当する分、不良メモリセルの外観不良検査
時間及び解析時間を短縮できる。

（５）メモリセル容量の増減や品種変更を行っても、常
時、前記実体アドレス空間上での不良メモリセルの位置
情報を半導体記憶装置５２の開発設計で作成した既存の
レイアウト情報に基づき作成できるので、多品種の半導
体記憶装置５２の不良メモリセルの外観不良検査及び解
析を行える。

（６）半導体記憶装置５２の開発設計で作成した既存の
レイアウト情報のうち、ペレット原点５２Ｍの情報、メ
モリセル原点５３Ｍの情報及びメモリセル５３の配列方
向情報の少ない情報に基づき、前記実体アドレス空間上
での不良メモリセルの位置情報を作成できるので、ホス
トＣＰＵｌ０での処理速度２３（計算速度）を速くし、不良メモリセルの外観不良検査
時間及び解析時間を短縮できる。

（実施例■）本実施例■は、金属顕微鏡、レーザ顕微鏡、走査型電子
顕微鏡、Ｘ線検出器の夫々を備えた外観不良検査装置に
本発明を適用した、本発明の第２実施例である。

本発明の実施例■である半導体記憶装置の外観不良検査
システムの概略を第６図（システム構成国）で示す。

第６図に示すように、外観不良検査システムは、真空室
６０内に第１ステージ６１及び第２ステージ６２が配置
される。半導体ウェーハ５０はウェーハホルダ６４を介
在させて移動台６３に支持される。移動台６３は図示し
ないがウェーハホルダ６４をＸ、Ｙ、Ｚ、θ、チルト方
向の夫々に移動できる。また、移動台６３は、第１ステ
ージ６１．第２ステージ６２の夫々で外観不良検査が行
えるように、モータ６６の回転駆動により半導体ウェー
ハ５０を移動できる。移動台６３の移動量はリニアスケ
ール６７でホルダコント７４０−ラ７０に入力される。

前記真空室６０には予備室６８が設けられ、前記真空室
６０、予備室６８の夫々には真空ポンプ６つが接続され
る。この真空ポンプ６９は真空排気コントローラ７１を
介在させてＣＰＵ７２で制御される。

前記ＣＰＵ７２は、前記実施例■と同様に、不良メモリ
セルの位置情報を実体アドレス空間に記憶する不良メモ
リセル位置座標を記憶する。この不良メモリセルの位置
情報に基づき、ＣＰＵ７２は前記ホルダコントローラ７
０を制御する。また、ＣＰＵ７２には所定パラメータを
設定するコンソール部７４が接続される。また、ＣＰＵ
７２には半導体ウェーハ５０の半導体記憶装置５２の配
列、メモリセル５３の配列等を表示するＣＲＴ部７５、
データ出力部７６の夫々が接続される。

前記真空室６０の第１ステージ６１の近傍には、目視検
査が行える、金属顕微鏡８０及びレーザ顕微鏡８１が設
けられる。金属顕微鏡８０はモニター８３に接続され、
レーザ顕微鏡８１はレーザ顕微鏡制御部８２に接続され
る。前記モニター８３はレーザ顕微鏡８１の画像も出力
できるように構成される。

真空室６０の第２ステージ６２の近傍には、超高倍率で
の検査が行える走査型電子顕微鏡（ＳＥＭ）８４及び２
次電子検出器８５、不良発生物の組成を分析できるＸ線
検出器８６の夫々が設けられる。２次電子検出器８５は
ＳＥＭコントローラ部８７、モニター８８の夫々に接続
される。ＳＥＭコントローラ部８７は電子銃８４Ａを介
在させて走査型電子顕微鏡８４に接続される。Ｘ線検出
器８６はＸ線マイクロアナライザー８９を介在させてモ
ニター９０に接続される。

このように、外観不良検査システムを構成することによ
り、前記実施例■とほぼ同様の効果を奏することができ
る。また、外観不良検査システムに、金属顕微鏡８０及
びレーザ顕微鏡８１の他に、走査型電子顕微鏡８４、Ｘ
線検出器８６、モニター８３．８８．９０の夫々を組込
むことにより、多種類及び高精度の外観不良検査及び解
析を行うことができる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更できることは勿論である。

例えば、本発明は、前記外観不良検査システムに金属顕
微鏡のみ或は走査型電子顕微鏡のみを備えてもよい。

また、本発明は、半導体記憶装置に限定されず、論理回
路が規則的に多数配列された半導体集積回路装置に適用
することができる。

〔発明の効果〕

本願において開示された発明のうち、代表的なものの効
果を簡単に説明すれば、以下のとおりである。

半導体装置の検査技術において、検査時間を短縮するこ
とができる。

半導体装置の検査技術において、検査精度及び解析精度
を向上することができる。

半導体装置の検査技術において、検査精度及び解析精度
を均一化することができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである半導体記憶装置の外
観不良検査システムの概要を示すシステム構成図、第２図は、前記半導体記憶装置の概略平面図、第３図は
、前記半導体記憶装置の要部平面図、第４図は、前記半
導体記憶装置を複数配列する半導体ウェーへの概略平面
図、第５図は、前記半導体記憶装置の外観不良検査方法を説
明する検査フロー図、第６図は、本発明の実施例■である半導体記憶装置の外
観不良検査システムの概略を示すシステム構成図である
。図中、１０・・・ホストＣＰＵ、１１・・・補助記憶装
置、２０・・・メモリ評価システム、２１・・・メモリ
テスタ、２３・・・実体アドレス配列変換部、３０・・
・不良解析システム、３１・・・ＣＰＵ、３２・・・不
良解析装置、５０・・・半導体ウェーハ、５２・・・半
導体記憶装置、５３・・・メモリセル、５２Ｍ・・・ペ
レット原点、５３Ｍ・・・メモリセル原点である。

Claims

【特許請求の範囲】１、半導体装置に規則的に配列された複数のセルのうち
、不良セルを検出する半導体装置の検査方法において、
製造された実際の半導体装置の電気的特性検査により検
出された不良セルの位置情報を、ホストＣＰＵに内蔵又
は連結された記憶装置内に保管される、前記半導体装置
の既存のレイアウト情報のうちのセル配列の原点情報、
この原点からの各セルの位置情報及びこの各セルの配列
方向情報に基づき、実体アドレス配列上での位置情報に
変換する段階と、この実体アドレス配列上での不良セル
の位置情報に基づき、実際の半導体装置の不良セルを金
属顕微鏡又は走査型電子顕微鏡又はレーザ顕微鏡を含む
不良解析装置の顕微鏡の視野内に自動的に配置する段階
とを備えたことを特徴とする半導体装置の検査方法。２、前記実際の半導体装置の不良セルは、前記顕微鏡の
視野内に配置する前又は後に、前記実体アドレス配列上
での不良セルの位置情報に基づき、モニターに自動的に
出力される段階とを備えたことを特徴とする請求項１に
記載の半導体装置の検査方法。３、前記半導体装置は半導体記憶装置であり、前記セル
はメモリセルであることを特徴とする請求項１又は請求
項２に記載の半導体装置の検査方法。