JPH03178099A - 不揮発性差動メモリ装置及びその動作テスト方法 - Google Patents
不揮発性差動メモリ装置及びその動作テスト方法Info
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- JPH03178099A JPH03178099A JP2302832A JP30283290A JPH03178099A JP H03178099 A JPH03178099 A JP H03178099A JP 2302832 A JP2302832 A JP 2302832A JP 30283290 A JP30283290 A JP 30283290A JP H03178099 A JPH03178099 A JP H03178099A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は不揮発性メモリ装置、特に交差結合された浮遊
ゲート型の電子的書き換え可能な読取り専用メモリ（Ｅ
ＡＲＯＭ）に関する。
ゲート型の電子的書き換え可能な読取り専用メモリ（Ｅ
ＡＲＯＭ）に関する。
（従来技術）
半導体メモリチップは揮発性および不揮発性の型に分け
ることができる。揮発性メモリ装置はそれに蓄えられた
データを維持するには電力を必要とするランダムアクセ
スメモリ （ＲＡＭ）によって代表される。これとは対
象的に、不揮発性のメモリ装置、例えば読取り専用メモ
リ（ＲＯＭ）チップは外部Ｍ１Ｗ、が除去された後も蓄
積されたデータを維持する。ＲＡＭではデータは簡単な
書き込み操作によってただちに変更される。しかしＲＯ
Ｍは製造課程中にプログラムを組み込まれ、その後は変
更できない。
ることができる。揮発性メモリ装置はそれに蓄えられた
データを維持するには電力を必要とするランダムアクセ
スメモリ （ＲＡＭ）によって代表される。これとは対
象的に、不揮発性のメモリ装置、例えば読取り専用メモ
リ（ＲＯＭ）チップは外部Ｍ１Ｗ、が除去された後も蓄
積されたデータを維持する。ＲＡＭではデータは簡単な
書き込み操作によってただちに変更される。しかしＲＯ
Ｍは製造課程中にプログラムを組み込まれ、その後は変
更できない。
データの変更ができる特別の型の不揮発性メモリ装置と
しては、電気的に消去できる。プログラム組み込み式読
取り専用メモリ（ＥＥＦＲＯＭ）がある、ＥＥＦＲＯＭ
型のセルはゲート、ドレイン。
しては、電気的に消去できる。プログラム組み込み式読
取り専用メモリ（ＥＥＦＲＯＭ）がある、ＥＥＦＲＯＭ
型のセルはゲート、ドレイン。
およびソースを持つトランジスタである。ゲートはそれ
が全体的に絶縁体で囲まれており、電気的に何にも接続
されていないことから、「浮遊げ−と」と呼ばれる。こ
の浮遊ケ−１−はこれをＭ１極に容量的に結合すること
により、かつ比較的大きな電圧をその電極に印加するこ
とにより、電子で帯電することができる。 すなわち印
加電圧に呼応して電子のいくつかはこの絶縁体を横断す
るが、浮遊ゲートに電荷が残こる。
が全体的に絶縁体で囲まれており、電気的に何にも接続
されていないことから、「浮遊げ−と」と呼ばれる。こ
の浮遊ケ−１−はこれをＭ１極に容量的に結合すること
により、かつ比較的大きな電圧をその電極に印加するこ
とにより、電子で帯電することができる。 すなわち印
加電圧に呼応して電子のいくつかはこの絶縁体を横断す
るが、浮遊ゲートに電荷が残こる。
一対のトランジスタが単一のメモリセルを形成するよう
に結合されている改良型の不揮発性メモリセルが米国特
許第４．７４８，５９３号に開示されている。この対配
置によって、相対応する浮遊ゲート上に相補的な電荷が
蓄積でき、それを差動感知増幅器で読み取ることができ
る。単一の浮遊ゲート上に電荷を維持することに比べて
、この相補的電荷の方がより良く長期間のデータ保持が
できる。
に結合されている改良型の不揮発性メモリセルが米国特
許第４．７４８，５９３号に開示されている。この対配
置によって、相対応する浮遊ゲート上に相補的な電荷が
蓄積でき、それを差動感知増幅器で読み取ることができ
る。単一の浮遊ゲート上に電荷を維持することに比べて
、この相補的電荷の方がより良く長期間のデータ保持が
できる。
（解決すべき課題および本発明の目的）不揮発性メモリ
セルに一般的に伴う問題はセルの信頼度である。万一浮
遊ゲート周辺の絶縁体が短絡すると、ゲートはもはや電
荷を維持できなくなる。セルの製造工程中にそのような
短絡が起これば、通常検査でこれを検出することができ
る。
セルに一般的に伴う問題はセルの信頼度である。万一浮
遊ゲート周辺の絶縁体が短絡すると、ゲートはもはや電
荷を維持できなくなる。セルの製造工程中にそのような
短絡が起これば、通常検査でこれを検出することができ
る。
しかしながら、その後に起こるセルの故障（これを幼児
致死という）は、もっと問題が大きい、信頼度に関する
概念として「許容限界（ ｍａｒｇｉｎｉｎｇ） Ｊがある。許容限界とは定格設
計値を超えても正しく機能するセルの能力範囲を言う０
例えば、仮に浮遊ゲート上の電荷が予定債からずれた場
合、読取りにおいてセルが正しいテーク１直を与える範
囲である。
致死という）は、もっと問題が大きい、信頼度に関する
概念として「許容限界（ ｍａｒｇｉｎｉｎｇ） Ｊがある。許容限界とは定格設
計値を超えても正しく機能するセルの能力範囲を言う０
例えば、仮に浮遊ゲート上の電荷が予定債からずれた場
合、読取りにおいてセルが正しいテーク１直を与える範
囲である。
本発明の目的は改良された信頼度を有する不揮発性メモ
リ装置を与えることである。本発明の別の目的は許容限
界についての改良された検査性を有する不揮発性メモリ
装置を与えることである。
リ装置を与えることである。本発明の別の目的は許容限
界についての改良された検査性を有する不揮発性メモリ
装置を与えることである。
（課題を解決するための手段および作用）本発明の−！
３様では、第一および第二端子と基準ポテンシャル端子
との間にそれぞれ接続される第一および第二トランジス
タを含む不揮発性メモリ装置であって、該トランジスタ
は相補的電荷を蓄積できるようにそれぞれ第一および第
二浮遊ゲートを有する１本装置はさらにこれらゲートに
容量結合される第一および第二の入力線と、わずかにト
ランジスタのしきい（［ｉＴｉ圧を越えるバイアス電圧
をこの入力線に与える手段とを含むものである。
３様では、第一および第二端子と基準ポテンシャル端子
との間にそれぞれ接続される第一および第二トランジス
タを含む不揮発性メモリ装置であって、該トランジスタ
は相補的電荷を蓄積できるようにそれぞれ第一および第
二浮遊ゲートを有する１本装置はさらにこれらゲートに
容量結合される第一および第二の入力線と、わずかにト
ランジスタのしきい（［ｉＴｉ圧を越えるバイアス電圧
をこの入力線に与える手段とを含むものである。
本発明のもう一つの！様は、上記メモリ装置の使用方法
であって、浮遊ゲート上に相補的電荷を蓄積すること、
およびわずかにトランジスタのしきい（１１１電圧を越
えるバイアス電圧をこの入力線に与えることを含む。
であって、浮遊ゲート上に相補的電荷を蓄積すること、
およびわずかにトランジスタのしきい（１１１電圧を越
えるバイアス電圧をこの入力線に与えることを含む。
本装置の許容限界は、該第一および第二の線にほぼ同一
値の電圧を与えて蓄積された電荷の相対的電位を増加さ
せること、および該第一および第二端子の電圧を読んで
メモリ装置の動作を検査することとにより、随時検査す
ることができる。
値の電圧を与えて蓄積された電荷の相対的電位を増加さ
せること、および該第一および第二端子の電圧を読んで
メモリ装置の動作を検査することとにより、随時検査す
ることができる。
（実施例）
図面はＮＭＯ５Ｉ界効果トランジスタＭＩＯ１ＭＩＩを
含むメモリ装置１０を示す、トランジスタＭＩＯは出力
端子ＤＴ（データ値の真）と基準電位端子１２（これは
本実施例では接地線）との間に接続される。トランジス
タＮＩＯはソース、ドレーン、および浮遊ゲートＧ１０
の各電極を有する三端子装置である。そのドレーンは端
子ＤＴに接続され、ソースは端子Ｉ２に接続される。ト
ランジスタＭｌｌは出力端子ＤＦ（データ値の偽）と基
！！電電位壬子２との間に接続される。トランジスタＭ
ｌｌはソース、ドレーン、および浮遊ケ−１・Ｇｌｌの
各電極を有する三端子装置である。
含むメモリ装置１０を示す、トランジスタＭＩＯは出力
端子ＤＴ（データ値の真）と基準電位端子１２（これは
本実施例では接地線）との間に接続される。トランジス
タＮＩＯはソース、ドレーン、および浮遊ゲートＧ１０
の各電極を有する三端子装置である。そのドレーンは端
子ＤＴに接続され、ソースは端子Ｉ２に接続される。ト
ランジスタＭｌｌは出力端子ＤＦ（データ値の偽）と基
！！電電位壬子２との間に接続される。トランジスタＭ
ｌｌはソース、ドレーン、および浮遊ケ−１・Ｇｌｌの
各電極を有する三端子装置である。
そのドレーンは端子ＤＦに接続され、ソースは端子■２
に接続される。後に詳述するように、浮遊ケ−１−Ｇ
１０およびＧｌｌは不揮発性の、相補的（高および低）
電荷を蓄積する。メモリ装置１゜はまた浮遊ケ−１−Ｇ
１０、Ｇｌｌに容量結合された入力線１４．１６を含
む。入力線Ｉ４は浮遊ゲートＧＩＯに対しては比較的小
さな薄膜酸化物コンデンサＣＩにより容量結合されてお
り、浮遊ケ−１−Ｇｌｌに対しては比較的大きな薄膜酸
化物コンデンサＣ２により容量結合されている。同様に
入力１１６は浮遊ゲートＧｌｌに対しては比較的小さな
薄膜酸化物コンデンサＣ３により容量結合されており、
浮遊ケ−１−Ｇ １０に対しては比較的大きな薄膜酸化
物コンデンサＣ４により容量結合されている。好ましい
実施例ではＣ２のＣＩに対する容量比、およびＣ４のＣ
３に対する容量比は約９：１である。
に接続される。後に詳述するように、浮遊ケ−１−Ｇ
１０およびＧｌｌは不揮発性の、相補的（高および低）
電荷を蓄積する。メモリ装置１゜はまた浮遊ケ−１−Ｇ
１０、Ｇｌｌに容量結合された入力線１４．１６を含
む。入力線Ｉ４は浮遊ゲートＧＩＯに対しては比較的小
さな薄膜酸化物コンデンサＣＩにより容量結合されてお
り、浮遊ケ−１−Ｇｌｌに対しては比較的大きな薄膜酸
化物コンデンサＣ２により容量結合されている。同様に
入力１１６は浮遊ゲートＧｌｌに対しては比較的小さな
薄膜酸化物コンデンサＣ３により容量結合されており、
浮遊ケ−１−Ｇ １０に対しては比較的大きな薄膜酸化
物コンデンサＣ４により容量結合されている。好ましい
実施例ではＣ２のＣＩに対する容量比、およびＣ４のＣ
３に対する容量比は約９：１である。
装置１０はまたＰＭＯ３電界効果トランジスタＭ８．Ｍ
９を備えた差動感知増幅器を含む、Ｉ−ランジスタＭ８
はｒｉ源供給端子ＶＣＣと端子ＤＴとの間に接続される
。トランジスタＭ９は１！源供給端子ＶＣＣと端子ＤＦ
との間に接続される。トランジスタＭ８の制御′Ｈ１極
即ちゲートは端子ＤＦに接続され、トランジスタＭ９の
制御１極即ちゲートは端子ＤＴに接続される。
９を備えた差動感知増幅器を含む、Ｉ−ランジスタＭ８
はｒｉ源供給端子ＶＣＣと端子ＤＴとの間に接続される
。トランジスタＭ９は１！源供給端子ＶＣＣと端子ＤＦ
との間に接続される。トランジスタＭ８の制御′Ｈ１極
即ちゲートは端子ＤＦに接続され、トランジスタＭ９の
制御１極即ちゲートは端子ＤＴに接続される。
トランジスタＭ１３、Ｍ１２は、後に詳述するように、
許容限界検査のために設けられている。
許容限界検査のために設けられている。
トランジスタＭ１３はＰＭＯ５Ｉ界効果トランジスタで
、’！カ供給端子ＶＣＣと端子ＤＴとの間にトランジス
タＭ８と並列に接続される。トランジスタＭ１２もまた
ＰＭＯ３電界効果トランジスタで、電力供給端子ＶＣＣ
と端子ＤＦとの間にトランジスタＭ９と並列接続される
。各トランジスタＭ１３．Ｍ］２の制御電極即ちゲート
は能動的低許容限界信号ＩＭ／を受信すべく制御線１８
に接続される。
、’！カ供給端子ＶＣＣと端子ＤＴとの間にトランジス
タＭ８と並列に接続される。トランジスタＭ１２もまた
ＰＭＯ３電界効果トランジスタで、電力供給端子ＶＣＣ
と端子ＤＦとの間にトランジスタＭ９と並列接続される
。各トランジスタＭ１３．Ｍ］２の制御電極即ちゲート
は能動的低許容限界信号ＩＭ／を受信すべく制御線１８
に接続される。
メモリ装ＴＴＥＩＯはまた後に詳述するように、入力線
１４、Ｉ６に接続されてこれらに対し種々の電荷、バイ
アス、および許容限界電圧を与える。
１４、Ｉ６に接続されてこれらに対し種々の電荷、バイ
アス、および許容限界電圧を与える。
制御回路２０はＶＨＶ（高電圧）、ＥＷ（書き込み可能
化）、ＤＡＴ（データ）、およびＲＤＢ １（読取りバ
イアス）という各入力信号を受信し、ｉ１４．１６に出
力信号を与える。好ましい実施泗ては、このＶＨＶは約
０．９ボルトの低電圧および約１５ボルトの高電圧を与
える。ＲＤＢ Ｉは約０．９ボルトの低電圧を与える。
化）、ＤＡＴ（データ）、およびＲＤＢ １（読取りバ
イアス）という各入力信号を受信し、ｉ１４．１６に出
力信号を与える。好ましい実施泗ては、このＶＨＶは約
０．９ボルトの低電圧および約１５ボルトの高電圧を与
える。ＲＤＢ Ｉは約０．９ボルトの低電圧を与える。
許容限界検査の目的上、ＶＨＶおよびＲＤＢＴには後に
詳述するように０．９ボルトを超える他の電圧も与える
ことができる。メモリ装置１０に書き込まれるべきデー
タはＤＡＴ信号として受信され、ＣＭＯＳインバータ２
２によって反転される。反転された値は節２４に与えら
れる０節２４はトランジスタＭ３を介して線１４に接続
される。プログラミング電圧信号ＶＨＶはＰＭＯ５）ラ
ンジスタＭ６を介して線１４に接続され、ＰＭＯＳトラ
ンジスタＭ７を介して線１６に接続される。線１６はＮ
ＭＯＳトランジスタＭＩ４Ａ、Ｍ１４を介して基準電位
端子１２に接続される。読取りバイアス信号ＲＤＢＩは
ＮＭＯ３ｌ−ランジスタＭ５、Ｍ５Ａを介して線１６に
接続され、またＮＭＯ５Ｉ−ランジスタＭ４、Ｍ４Ａを
介して線１４に接続される。
詳述するように０．９ボルトを超える他の電圧も与える
ことができる。メモリ装置１０に書き込まれるべきデー
タはＤＡＴ信号として受信され、ＣＭＯＳインバータ２
２によって反転される。反転された値は節２４に与えら
れる０節２４はトランジスタＭ３を介して線１４に接続
される。プログラミング電圧信号ＶＨＶはＰＭＯ５）ラ
ンジスタＭ６を介して線１４に接続され、ＰＭＯＳトラ
ンジスタＭ７を介して線１６に接続される。線１６はＮ
ＭＯＳトランジスタＭＩ４Ａ、Ｍ１４を介して基準電位
端子１２に接続される。読取りバイアス信号ＲＤＢＩは
ＮＭＯ３ｌ−ランジスタＭ５、Ｍ５Ａを介して線１６に
接続され、またＮＭＯ５Ｉ−ランジスタＭ４、Ｍ４Ａを
介して線１４に接続される。
書き込み可能化信号ＥＷはＰＭＯ５）ランジスタＭ１お
よびＮＭＯ３）−ランジスタＭ２からなるＣＭＯＳイン
バータにより反転され１反転された信号はトランジスタ
Ｍ４．Ｍ５の制御電極に与えられる。ＥＷ信号はまたト
ランジスタＭ３、Ｍ２およびＭ１４Ａの制御電極にも与
えられる。線１６はトランジスタＭ６の制御’ｍ極に接
続される。
よびＮＭＯ３）−ランジスタＭ２からなるＣＭＯＳイン
バータにより反転され１反転された信号はトランジスタ
Ｍ４．Ｍ５の制御電極に与えられる。ＥＷ信号はまたト
ランジスタＭ３、Ｍ２およびＭ１４Ａの制御電極にも与
えられる。線１６はトランジスタＭ６の制御’ｍ極に接
続される。
ｗＡ１４はトランジスタＭ７、Ｍ１４の制ｍ＊極に接続
される。トランジスタＭ４Ａ、Ｍ５Ａの制御電極は電力
供給端子ＶＣＣに接続される。
される。トランジスタＭ４Ａ、Ｍ５Ａの制御電極は電力
供給端子ＶＣＣに接続される。
メモリ装置１０に電荷を蓄積するためには、記録される
べきデータはＤＡＴ信号として与えられ、書き込み可能
化信号ＥＷは能動的高であり、プログラミング電圧ＶＨ
Ｖはその高論理イ１好ましくは１５ボルト、になってい
る、もしもデータ値ｒＮが装置１０に書き込まれなけれ
ばならないときはインバータ２２は節２４に「０」 （
接地電位）を与える。トランジスタＭ３はＥＷ信号によ
って導通され、これによりトランジスタＭ７が導通され
る。このことにより１５ボルトのＶＨＶ信号が線１６に
接続され、他方０ボルトが線１４に与えられる。ここで
浮遊ゲートＧＩＯおよびＧ１１が帯電される。これはコ
ンデンサＣ３と薄膜酸化物トンネル装置を通して流れる
２流がグー１− Ｇｉｔ上に正電荷を蓄積し、またコン
デンサＣＩと薄膜酸化物１−ンネル装置を通して流れる
電流がゲ−ｌ−Ｇ １０上に負電荷を蓄積するからであ
る。浮遊グー）Ｇｉｔ上に蓄積される電荷はトランジス
タＭｌｌのしきい値電圧を超え、トランジスタＭ１１を
効果的に飽和させる。これとは対象的に浮遊ゲートＭ１
０上に蓄積される電荷はトランジスタＭＩＯのしきい１
直電圧より小さく、それゆえトランジスタＭＩＯが導通
することを効果的にに阻止する。同様にして、装置１０
に書き込む「０」値は節２４にｒｌＪ （ｖｃｃｉ位
）として与えられる。好ましい実施例ではこのＶＣＣ電
位は約５ボルトである。トランジスタＭ７はオフである
が、トランジスタＭ１７、Ｍ１４Ａはそれぞれｆ１２４
の信号とＥＷ信号により導通される。これによって接地
電位が線１６とトランジスタＭ６のゲートに与えられ、
トランジスタＭ６は１５ボルトのＶＨＶ信号を線１４に
接続する。グー１− Ｇ １０、Ｇ１１はそれぞれＣＩ
およびＣ３を通して正および負の値に帯電される。
べきデータはＤＡＴ信号として与えられ、書き込み可能
化信号ＥＷは能動的高であり、プログラミング電圧ＶＨ
Ｖはその高論理イ１好ましくは１５ボルト、になってい
る、もしもデータ値ｒＮが装置１０に書き込まれなけれ
ばならないときはインバータ２２は節２４に「０」 （
接地電位）を与える。トランジスタＭ３はＥＷ信号によ
って導通され、これによりトランジスタＭ７が導通され
る。このことにより１５ボルトのＶＨＶ信号が線１６に
接続され、他方０ボルトが線１４に与えられる。ここで
浮遊ゲートＧＩＯおよびＧ１１が帯電される。これはコ
ンデンサＣ３と薄膜酸化物トンネル装置を通して流れる
２流がグー１− Ｇｉｔ上に正電荷を蓄積し、またコン
デンサＣＩと薄膜酸化物１−ンネル装置を通して流れる
電流がゲ−ｌ−Ｇ １０上に負電荷を蓄積するからであ
る。浮遊グー）Ｇｉｔ上に蓄積される電荷はトランジス
タＭｌｌのしきい値電圧を超え、トランジスタＭ１１を
効果的に飽和させる。これとは対象的に浮遊ゲートＭ１
０上に蓄積される電荷はトランジスタＭＩＯのしきい１
直電圧より小さく、それゆえトランジスタＭＩＯが導通
することを効果的にに阻止する。同様にして、装置１０
に書き込む「０」値は節２４にｒｌＪ （ｖｃｃｉ位
）として与えられる。好ましい実施例ではこのＶＣＣ電
位は約５ボルトである。トランジスタＭ７はオフである
が、トランジスタＭ１７、Ｍ１４Ａはそれぞれｆ１２４
の信号とＥＷ信号により導通される。これによって接地
電位が線１６とトランジスタＭ６のゲートに与えられ、
トランジスタＭ６は１５ボルトのＶＨＶ信号を線１４に
接続する。グー１− Ｇ １０、Ｇ１１はそれぞれＣＩ
およびＣ３を通して正および負の値に帯電される。
データが装置１０に記録された後、ＥＷ信号は低となり
プログラミング電圧はＲＤＢＩと同じ電圧に降下する。
プログラミング電圧はＲＤＢＩと同じ電圧に降下する。
この電圧はトランジスタＭ１０゜Ｍｌｌのしきい値電圧
をわずかに超える値である。
をわずかに超える値である。
好ましい実施例ではこれは約０．９ボルトである。
この読取りバイアス信号（ＲＤＢＩ）はトランジスタＭ
５．Ｍ５Ａを介してｗＡ１６に、またトランジスタＭ４
．Ｍ４Ａを介して線１４に、与えられる。Ｖ）（ＶをＲ
ＤＢＩと同じ電位にすることによってＭ６およびＭ７を
流れる電流が阻止される。
５．Ｍ５Ａを介してｗＡ１６に、またトランジスタＭ４
．Ｍ４Ａを介して線１４に、与えられる。Ｖ）（ＶをＲ
ＤＢＩと同じ電位にすることによってＭ６およびＭ７を
流れる電流が阻止される。
浮遊ゲートＧ１０、ＧｌｌがＣＩ又はＣ３や薄膜酸化物
トンネル装置を含む短絡路を形成していなければ、トラ
ンジスタＭＩＯ又はＭｌｌの一方がオン（４通）であり
、他方がオフである。トランジスタＭｌｌが「オンＪで
あり、トランジスタＭｌＯが「オフ」であると仮定する
と、ＤＦ出力端子は接地線１２の電位まで引き下げられ
る。これによってまたトランジスタＭ８が導通され、ト
ランジスタＭ８がＶＣＣを出力端子ＤＴに接続する。
トンネル装置を含む短絡路を形成していなければ、トラ
ンジスタＭＩＯ又はＭｌｌの一方がオン（４通）であり
、他方がオフである。トランジスタＭｌｌが「オンＪで
あり、トランジスタＭｌＯが「オフ」であると仮定する
と、ＤＦ出力端子は接地線１２の電位まで引き下げられ
る。これによってまたトランジスタＭ８が導通され、ト
ランジスタＭ８がＶＣＣを出力端子ＤＴに接続する。
同様にして、トランジスタＭＩＯが「オン」であり、ト
ランジスタＭｌｌが「オフ］であると１反定すると、Ｄ
Ｔ出力端子は接地線１２の電位に引き下げられる。これ
によってＶＣＣを出力端子ＤＦに接続するトランジスタ
Ｍ９が導通される。動作上、通常は出力端子ＤＦ又はＤ
Ｔのいずれか一方のみが使用されるが、いずれも明確に
確定された信号を与える。
ランジスタＭｌｌが「オフ］であると１反定すると、Ｄ
Ｔ出力端子は接地線１２の電位に引き下げられる。これ
によってＶＣＣを出力端子ＤＦに接続するトランジスタ
Ｍ９が導通される。動作上、通常は出力端子ＤＦ又はＤ
Ｔのいずれか一方のみが使用されるが、いずれも明確に
確定された信号を与える。
本発明はコンデンサＣ１，Ｃ２、Ｃ３、又はＣ４の一つ
がその１ＵＡ酸化物内で短絡し、その結果対応の浮遊ゲ
ートＧＩＯ又はＧｌｌが電荷を保持できなくなった場合
、特に有用である。まず初めにゲートＧ１０．Ｇ１１の
相補的帯電によってゲートＧ１１が正値に帯電されたが
、ゲートＧ１１が短絡し電荷を保持できない、と仮定し
よう、入力′ＩｆＡ１６はトランジスタＧｌｌのしきい
値電圧よりわずかに高い０．９ボルトという読取りバイ
アス電圧を有するので、トランジスタＧｌｌは端子ＤＦ
を接地電位１２まで引き下げ初める。これによってトラ
ンジスタＭ８が導通されて端子ＤＴをＶＣＣにし、また
ＤＴ端子およびＤＦｉ子は正しい出力信号を与える０次
にゲートＧ１０が高に帯電され、ゲートｌｌは低に帯電
されるが、Ｇｌｌは短絡していると仮定する。トランジ
スタＭｌｌはそのゲートＧｌｌに０，９ボルトのＲＤＢ
Ｉ電圧が印加される結果、導通し初める。しかしながら
、 ｌ−ランジスタＭＩＯはそのゲートＧＩＯ上の高
電圧（０，９ボルトよりはるかに高い）によって飽和さ
れる。この結果、端子ＤＴが低に引き下げられ、トラン
ジスタＭ９を導通する。電流はＶＣＣからトランジスタ
Ｍ９、Ｍｌｌを通して接地線に流れる。しかしながらト
ランジスタＭ９は飽和しており、トランジスタＭｌｌは
そのオーム領域にあるのでｌｆ圧降下の大部分はｌ−ラ
ンジスタＭｌｌで生じる結果、出力ＤＦを高値ＶＣＣ付
近に維持する。この電位はＩ・ランジスタＭ８をオフに
するに十分である。この場合、ＤＴおよびＤＦ端子は再
び正しい出力信号を与える。
がその１ＵＡ酸化物内で短絡し、その結果対応の浮遊ゲ
ートＧＩＯ又はＧｌｌが電荷を保持できなくなった場合
、特に有用である。まず初めにゲートＧ１０．Ｇ１１の
相補的帯電によってゲートＧ１１が正値に帯電されたが
、ゲートＧ１１が短絡し電荷を保持できない、と仮定し
よう、入力′ＩｆＡ１６はトランジスタＧｌｌのしきい
値電圧よりわずかに高い０．９ボルトという読取りバイ
アス電圧を有するので、トランジスタＧｌｌは端子ＤＦ
を接地電位１２まで引き下げ初める。これによってトラ
ンジスタＭ８が導通されて端子ＤＴをＶＣＣにし、また
ＤＴ端子およびＤＦｉ子は正しい出力信号を与える０次
にゲートＧ１０が高に帯電され、ゲートｌｌは低に帯電
されるが、Ｇｌｌは短絡していると仮定する。トランジ
スタＭｌｌはそのゲートＧｌｌに０，９ボルトのＲＤＢ
Ｉ電圧が印加される結果、導通し初める。しかしながら
、 ｌ−ランジスタＭＩＯはそのゲートＧＩＯ上の高
電圧（０，９ボルトよりはるかに高い）によって飽和さ
れる。この結果、端子ＤＴが低に引き下げられ、トラン
ジスタＭ９を導通する。電流はＶＣＣからトランジスタ
Ｍ９、Ｍｌｌを通して接地線に流れる。しかしながらト
ランジスタＭ９は飽和しており、トランジスタＭｌｌは
そのオーム領域にあるのでｌｆ圧降下の大部分はｌ−ラ
ンジスタＭｌｌで生じる結果、出力ＤＦを高値ＶＣＣ付
近に維持する。この電位はＩ・ランジスタＭ８をオフに
するに十分である。この場合、ＤＴおよびＤＦ端子は再
び正しい出力信号を与える。
ＤＴ又はＤＦ端子における「０」状態の許容限界を検査
するためには、トランジスタＭ１３およびＭ１２の制御
電極に能動曲成ＩＭ／（ｉ号を与える。好ましい実施例
では、１Ｍ／’信号の高信号値および低信号値はそれぞ
れ約５および２ポルトである。２ボルトの能動的酸ＩＭ
／信号がトランジスタＭ＋３およびＭ １２の制御電極
に印加されると、これらトランジスタは導通し初める。
するためには、トランジスタＭ１３およびＭ１２の制御
電極に能動曲成ＩＭ／（ｉ号を与える。好ましい実施例
では、１Ｍ／’信号の高信号値および低信号値はそれぞ
れ約５および２ポルトである。２ボルトの能動的酸ＩＭ
／信号がトランジスタＭ＋３およびＭ １２の制御電極
に印加されると、これらトランジスタは導通し初める。
ＤＦ端子における「０」状態を検査していると仮定する
と、トランジスタＭｌｌは本来ＤＦ端子を接地電位に引
き下げるように４通するであろう、′１！流がトランジ
スタＭＩ２を通して端子ＶＣＣからＤＦ端子に導通され
ると、トランジスタＭｌｌは付加的な′ｒｉ流の幾分か
を吸収（ｓｉｎｋ）することができなければならない。
と、トランジスタＭｌｌは本来ＤＦ端子を接地電位に引
き下げるように４通するであろう、′１！流がトランジ
スタＭＩ２を通して端子ＶＣＣからＤＦ端子に導通され
ると、トランジスタＭｌｌは付加的な′ｒｉ流の幾分か
を吸収（ｓｉｎｋ）することができなければならない。
端子ＤＦで測定されるこの電圧はトランジスタＭ１２の
電流吸収性能を反映しており、さらにこの電圧は翻って
浮遊ゲートＧｌｌ上の電荷量を反映している０通常、Ｄ
Ｆ端子における真の電圧は実際には測定されない、とい
うことを認識されたい。しかし、典型的な場合、出力端
子ＤＦは一個以上の直列インバータに接続されるので、
ＤＦ端子がそれ以降のインバータのしきい１ｍ電圧より
下に留まれるという能力は、選択された成るインバータ
の出力状態に反映されることとなる。同様にして、ＤＴ
ｉ子におけるｒＯＪ状態の許容限界は、線１８に能動的
酸ＩＭ／信号を与えておいて、選択した成る下流インバ
ータの出力を観察することにより決定できる６ＤＴｉ子
又はＤＦ端子におけるｒｌＪ状態の許容限界を検査する
ためには、ＩＭ／信号が約５ボルトの不能的高状態に戻
される。これによってトランジスタＭ１３およびＭ１２
がオフにされる。。
電流吸収性能を反映しており、さらにこの電圧は翻って
浮遊ゲートＧｌｌ上の電荷量を反映している０通常、Ｄ
Ｆ端子における真の電圧は実際には測定されない、とい
うことを認識されたい。しかし、典型的な場合、出力端
子ＤＦは一個以上の直列インバータに接続されるので、
ＤＦ端子がそれ以降のインバータのしきい１ｍ電圧より
下に留まれるという能力は、選択された成るインバータ
の出力状態に反映されることとなる。同様にして、ＤＴ
ｉ子におけるｒＯＪ状態の許容限界は、線１８に能動的
酸ＩＭ／信号を与えておいて、選択した成る下流インバ
ータの出力を観察することにより決定できる６ＤＴｉ子
又はＤＦ端子におけるｒｌＪ状態の許容限界を検査する
ためには、ＩＭ／信号が約５ボルトの不能的高状態に戻
される。これによってトランジスタＭ１３およびＭ１２
がオフにされる。。
読取りバイアス入力信号ＲＤＢＩおよび高電圧信号ＷＨ
Ｖはそれらのバイアス値から増大されて。
Ｖはそれらのバイアス値から増大されて。
実質的に同一の中間電圧に維持される。好ましい実施例
では、このことはＲＤＢ Ｉ′：ｌＸｉ圧およびＶＨＶ
を約０．９ポルｌ−から約３ポルｉ・に上昇させること
を意味する。これによってすでに制御回路２０を介して
等１ヒされている入力線Ｉ４、Ｉ６に３ボルトを与える
。 （ただしＥ Ｗは低であると仮定する。） 既に並
列結合しているコンデンサＣｌ−Ｃ４の両側上の電位を
上昇することにより、浮遊ゲートの相対電位はほぼ同一
の量だけ増大される。実際上は線１４および１６の電位
を０．９ボルトから３ボルトに上昇することによって、
ゲートＧＩＯ１Ｇｌｌの相対電位が約２ボルトたけ上昇
される。
では、このことはＲＤＢ Ｉ′：ｌＸｉ圧およびＶＨＶ
を約０．９ポルｌ−から約３ポルｉ・に上昇させること
を意味する。これによってすでに制御回路２０を介して
等１ヒされている入力線Ｉ４、Ｉ６に３ボルトを与える
。 （ただしＥ Ｗは低であると仮定する。） 既に並
列結合しているコンデンサＣｌ−Ｃ４の両側上の電位を
上昇することにより、浮遊ゲートの相対電位はほぼ同一
の量だけ増大される。実際上は線１４および１６の電位
を０．９ボルトから３ボルトに上昇することによって、
ゲートＧＩＯ１Ｇｌｌの相対電位が約２ボルトたけ上昇
される。
ＤＦ塙子における「１」状態を検査する場合、トランジ
スタＭｌｌは本来オフになっているであろうし、トラン
ジスタＭ９は導通してＤＦ端子を電位■ＣＣに引き上げ
るであろう。このときもしＬ十分な負の電荷が浮遊グー
１−Ｇｌｌ上にあれば。
スタＭｌｌは本来オフになっているであろうし、トラン
ジスタＭ９は導通してＤＦ端子を電位■ＣＣに引き上げ
るであろう。このときもしＬ十分な負の電荷が浮遊グー
１−Ｇｌｌ上にあれば。
約２ボルトの増大があってもトランジスタＭｌ＋が導通
してＤＦ端子の電圧が予定のしきい値以下に降下する、
ということはない。ＤＦ端子の電圧がこのしきい値を超
えるか否かの決定は、再びＤＦ端子上の電圧を読むこと
、又はそれと等価なことであるがその出力に接続された
インバータの一つの出力をサンプリングすること、によ
り行なわれる。同様にして、ＤＴ端子のｒｌＪ状態の許
容限界が決定できる。
してＤＦ端子の電圧が予定のしきい値以下に降下する、
ということはない。ＤＦ端子の電圧がこのしきい値を超
えるか否かの決定は、再びＤＦ端子上の電圧を読むこと
、又はそれと等価なことであるがその出力に接続された
インバータの一つの出力をサンプリングすること、によ
り行なわれる。同様にして、ＤＴ端子のｒｌＪ状態の許
容限界が決定できる。
図面は本発明の一態様になる不揮発性メモリ装置の回路
図である。
図である。
Claims (2)
- （１）不揮発性メモリ装置であって、 第一および第二端子と基準電位端子との間 にそれぞれ接続された第一および第二のトランジスタに
して、相補的電荷を蓄積するように該トランジスタがそ
れぞれ第一および第二浮遊ゲートを有するトランジスタ
と、 該ゲートに容量結合された第一および第二 入力線と、 該トランジスタのしきい値電圧をわずかに 超えるバイアス電圧を該入力線に与える装置とを含む不
揮発性メモリ装置。 - （２）第一および第二端子と基準電位端子との間にそれ
ぞれ接続され、かつそれぞれ第一および第二浮遊ゲート
を有する第一および第二のトランジスタと、該ゲートに
容量結合された第一および第二入力線を有する不揮発性
メモリ装置において、 該ゲート上に相補的電荷を蓄積する段と、 該トランジスタのしきい値電圧をわずかに 超えるバイアス電圧を該第一および第二入力線に与える
段と を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/442,809 US5168464A (en) | 1989-11-29 | 1989-11-29 | Nonvolatile differential memory device and method |
| US442,809 | 1989-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178099A true JPH03178099A (ja) | 1991-08-02 |
| JP3090329B2 JP3090329B2 (ja) | 2000-09-18 |
Family
ID=23758233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30283290A Expired - Lifetime JP3090329B2 (ja) | 1989-11-29 | 1990-11-09 | 不揮発性差動メモリ装置及びその動作テスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5168464A (ja) |
| EP (1) | EP0430455B1 (ja) |
| JP (1) | JP3090329B2 (ja) |
| DE (1) | DE69029791T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0634751B1 (en) * | 1993-06-30 | 2001-03-14 | STMicroelectronics, Inc. | Method and apparatus for parallel testing of memory |
| US6639840B1 (en) * | 2002-01-03 | 2003-10-28 | Fairchild Semiconductor Corporation | Non-volatile latch circuit that has minimal control circuitry |
| US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
| US7283390B2 (en) | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| US4404475A (en) * | 1981-04-08 | 1983-09-13 | Xicor, Inc. | Integrated circuit high voltage pulse generator system |
| US4612630A (en) * | 1984-07-27 | 1986-09-16 | Harris Corporation | EEPROM margin testing design |
| US4616245A (en) * | 1984-10-29 | 1986-10-07 | Ncr Corporation | Direct-write silicon nitride EEPROM cell |
| US4644196A (en) * | 1985-01-28 | 1987-02-17 | Motorola, Inc. | Tri-state differential amplifier |
| US4683554A (en) * | 1985-09-13 | 1987-07-28 | Ncr Corporation | Direct write nonvolatile memory cells |
| US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
| US4658380A (en) * | 1986-02-28 | 1987-04-14 | Ncr Corporation | CMOS memory margining control circuit for a nonvolatile memory |
| US4748593A (en) * | 1986-09-08 | 1988-05-31 | Ncr Corporation | High speed nonvolatile memory cell |
| US4769788A (en) * | 1986-09-22 | 1988-09-06 | Ncr Corporation | Shared line direct write nonvolatile memory cell array |
| IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
| US4875188A (en) * | 1988-01-12 | 1989-10-17 | Intel Corporation | Voltage margining circuit for flash eprom |
| US4841482A (en) * | 1988-02-17 | 1989-06-20 | Intel Corporation | Leakage verification for flash EPROM |
-
1989
- 1989-11-29 US US07/442,809 patent/US5168464A/en not_active Expired - Lifetime
-
1990
- 1990-11-06 EP EP90312122A patent/EP0430455B1/en not_active Expired - Lifetime
- 1990-11-06 DE DE69029791T patent/DE69029791T2/de not_active Expired - Lifetime
- 1990-11-09 JP JP30283290A patent/JP3090329B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7057956B2 (en) | 2003-09-01 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for testing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5168464A (en) | 1992-12-01 |
| EP0430455B1 (en) | 1997-01-22 |
| JP3090329B2 (ja) | 2000-09-18 |
| EP0430455A3 (en) | 1992-08-26 |
| DE69029791T2 (de) | 1997-08-07 |
| DE69029791D1 (de) | 1997-03-13 |
| EP0430455A2 (en) | 1991-06-05 |
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