JPH031786A - 画像量子化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 画像信号処理プロセッサ等において画像データを量子化
する画像量子化回路に関し。

量子化処理の高速化を図ると共に、外部拡張ボートに対
するメモリのアドレスの割付けを容易にすることを目的
とし、 画像データを蓄積する内部ＲＡＭと、外部量子化テーブ
ルメモリとを備え、内部ＲＡＭから読み出した量子化前
画像データをアドレスとして外部量子化テーブルメモリ
から量子化画像データを読み出し、これを内部ＲＡＭに
蓄積する画像量子化回路におい、て、内部ＲＡＭからの
量子化前画像データを保持して外部量子化テーブルメモ
リにアドレスとして与える外部アドレスレジスタと、外
部アドレスレジスタの上位側ビットを固定しつつ量子化
前画像データを外部アドレスレジスタに入力させるセレ
クタとを備えたことを特徴とする。

［産業上の利用分野］ 本発明は画像信号処理プロセッサ等において例えば現画
素ブロックと予測画素ブロック間の差分画素ブロックを
差分量子化する場合などに用いられる画像量子化回路に
関する。

近年の画像信号処理の高速化の要求に伴い、ｎＸｎ　（
ｎ＝４．８．１６・・・等）画素ブロックを差分量子化
処理により帯域圧縮を施して伝送路に送出し、受信側に
て逆量子化処理して予測画素ブロックとの加算を行って
再生画像を得る画像処理コーデック（符合化／復号器）
をディジタル信号処理回路にて実現することが求められ
ている。このため画素データを高速に扱うことができる
２ボ一トＲＡＭやアドレス発生回路が提供されているが
、更に一層の画像信号処理の高速化が必要とされており
、また回路の小型化も必要とされている。

［従来の技術］ 画像量子化回路の従来例が第５図に示される。

図中、１は２ポー）ＲＡＭであって、独立にアクセス可
能な二つの人出力ボートＡ、Ｂを有する。

２．３はそれぞれ２ボ一トＲＡＭＩのボートＡ。

Ｂに対するアドレスを発生するアドレス発生回路、４は
２ボ一トＲＡＭＩのボートＡ側のデータを載せるへ側デ
ータバス、５は２ボ一トＲＡＭ　１のボートＢ側のデー
タを載せるＢ側データバスである。また１Ｏ１１１は量
子化回路に外付けされる量子化テーブルＲＯＭ１２等を
接続するための外部拡張ボートとしての端子であって、
端子１０は外部回路への外部アドレス信号ＥＡを出力す
る外部アドレス端子、１１は外部回路からの外部データ
ＥＤを取り込む外部データ端子である。外部データ端子
１１から入力された外部データはバッファ回路９を介し
てＢ側データバス５に截せられる。量子化テーブルＩ２
は差分画素データを量子化するための変換テーブルであ
り、差分画素データをアドレス人力として用いては発明
された差分画素データをデータ出力する。

アドレス発生回路２の構成例が第６図に示される。図示
の如く、画像ブロックの２次元的なアドレス（ｘ、ｙ）
を逐次計算して出力する２次元アドレス計算回路２１、
へ側データバス上のデータを外部アドレスＥＡとして保
持する外部アドレスレジスタ２２、選択信号に応じて２
次元アドレス計算回路２１または外部アドレスレジスタ
２２の出力を選択して２ボー）−ＲＡＭＩのＡボートお
よび量子化テーブルＲＯＭ１２にアドレス入力するセレ
クタ２３を含み構成されている。

この従来の画像量子化回路は端子数を減らし、かつ回路
の汎用化を図った構成となっており、端子１０．１１に
は量子化テーブルＲＯＭ１２の他に、外付けの外部拡張
ＲＡＭを接続することも可能になっている。この場合、
量子化テーブルＲＯＭ１２を接続する時は外部アドレス
レジスタ２２からの出力を、また外部拡張ＲＡＭを接続
する時は２次元アドレス発生回路２１からの出力をセレ
クタ２３でそれぞれ選択してアドレス人力することが、
できる。

この従来例回路の動作を以下に説明する。まず画素ブロ
ッックの量子化についての概要を説明する。画素ブロッ
クとしては例えば第８図に示されるような８Ｘ８画素ブ
ロックを用いることができ、これを第９図に示されるよ
うな量子化特性で電子化するものとする。第９図中、横
軸は量子化前の差分画素データ、縦軸は量子化後の差分
画素データであり、図中には２次元アドレス（ｘ　ｒｙ
）の画素データＰ　（ｘ、ｙ）が量子化値Ｔ（ｘ、ｙ）
に量子化される様子が示されている。

第８図の８Ｘ８　（＝６４）個の画素それぞれに対して
差分画素が予め算出され、その差分データを第９図の量
子化特性により所定の語長の符号に変換する。この差分
量子化処理の特長は、ある画素ブロックのデータをその
まま伝送路に送出して受信側で再生する場合に比べ、差
分して電子化する分、伝送情報量が少なくて済むので、
帯域圧縮効果があることである。

このｎｘｎ画素について第５図の従来形の画像量子化回
路で量子化処理する際の量子化タイミングが第７図のタ
イムチャートに示される。

いま２ボ一トＲＡＭ１に差分画素データが蓄えられてい
るものとする。Ａボートアドレス発生回路２では２ポ一
トＲＡＭ１に記憶されている差分画素データを読み出す
２次元的なアドレス（ｘ。

ｙ）を２次元アドレス計算回路２１で発生し、このアド
レス（ｘ、ｙ）をセレクタ２３で選択することにより２
ボ一トＲＡＭＩのＡボートデータ出力Ｄｔａ側から画素
データＰ　（ｘ、ｙ）を読み出し、これを外部アドレス
レジスタ２２にセットする。

次のクロックサイクルでは、この外部アドレスレジスタ
２２に保持された画素データＰ　（ｘ。

ｙ）をセレクタ２３で選択して量子化テーブルＲＯＭ１
２に対する外部拡張アドレスＥＡとして用いて外部量子
化テーブルＲＯＭ１２にアクセスする。これにより外部
量子化テーブルＲＯＭ１２からは画素データＰ　（ｘ、
ｙ）に対応する量子化画素データＴ　（ｘ、ｙ）が外部
データＥＤとして読み出される。この砒子化画素データ
Ｔ　（ｘ、ｙ）はＢ側バス５を介して２ポ一トＲＡＭ１
に送られて、Ｂボートアドレス発生回路３が発生する２
ポ一トＲＡＭ１の格納アドレス（ｆ２．ｍ）の位置に格
納される。

以上の処理が画素ブロックの全画素について。

すなわちｎＸｎ回繰り返されることによって、量子化さ
れた画素ブロックが２ボ一トＲＡＭＩに生成されること
になる。

［発明が解決しようとする課題］ 従来の量子化回路では、１画素のデータを量子化する場
合、量子化する画素データを２ボ一トＲＡＭにアクセス
するのに１クロツクサイクル、読み出した画素データを
用いて外部量子化テーブルＲＯＭにアクセスするのに１
クロツクサイクルのそれぞれ別個独立のクロックサイク
ルが必要となる。このためｎＸｎ画素ブロックを量子化
するためには、最小でもｎＸｎクロックサイクルの２倍
のクロックサイクルが必要となり、量子化すべき画素ブ
ロックが大きい場合、あるいはブロック数が多い場合に
は処理時間が大きくなるという問題がある。

また量子化処理に際しては画素データを直接に外部量子
化ＲＯＭに対してのアドレスに用いているため、外部拡
張ポートに他の外部拡張用メモリを接続する場合にメモ
リの割付けがしにくいという問題があり、そのままでは
外部量子化ＲＯＭのアドレス線数が多くなって大容量の
ＲＯＭが必要となり、回路が大形化する。

したがって本発明の目的は、量子化処理の高速化を実現
すると共に、外部拡張ポートに対するメモリのアドレス
の割付けを容易にすることにある。

［課厘を解決するための手段］ 第１図は本発明に係る原理説明図である。

上述の課題を解決するために、本発明においては、画像
データを蓄積する内部ＲＡＭ３１と、外部量子化テーブ
ルメモリ３２とを備え、内部ＲＡＭ３１から読み出した
量子化前画像データをアドレスとして外部量子化テーブ
ルメモリ３２から量子化画像データを読み出し、これを
内部ＲＡＭ３１に蓄積する画像量子化回路において、内
部ＲＡＭ３１からの量子化前画像データを保持して外部
量子化テーブルメモリ３２にアドレスとして与える外部
アドレスレジスタ３３と、外部アドレスレジスタ３３の
上位側ビットを固定しつつ量子化前画像データを外部ア
ドレスレジスタ３３に入力させるセレクタ３４とを備え
たことを特徴とする画像量子化回路が提供される。

［作用］ 内部ＲＡＭ３１から量子化前の画像データを読み出して
これを外部アドレスレジスタ３３に一時保持する。次の
クロックサイクルではこの外部アドレスレジスタ３３の
保持画像データを用いて量子化テーブルメモリ３２にア
クセスすると同時に、内部ＲＡＭ３１に対してアドレス
を更新してアクセスして画像データを読み出す。これに
より内部ＲＡＭ３１と量子化テーブルメモリ３２に対す
る読出しアクセスを同一クロックサイクルで同時的に実
行でき、量子化処理の高速化が図られる。

またセレクタ３４を制御することによって外部アドレス
レジスタ３３の上位側ビットを固定し、量子化したい画
像データの語長のみ外部アドレスレジスタ３３に書き込
むようにでき、それにより外部拡張ボートへのメモリの
割付けを容易にできる。

［実施例〕 以下、図面を参照して本発明の詳細な説明する。第２図
には本発明の一実施例としての画像量子化回路が示され
る。図中、２ボ一トＲＡＭＩ。

Ａボートアドレス発生回路２、Ｂボートアドレス発生回
路３、Ａ画データバス４、Ｂ画データバス５、バッファ
回路９、外部拡張端子ｌ０１１１、量子化テーブルＲＯ
Ｍ１２等は第５図の従来例で説明したものと同一機能の
ものである。

相違点として、爪側データバス４の画素データはセレク
タ７の一方の入力端を介して外部アドレスレジスタ６に
入力されており、この外部アドレスレジスタ６からセレ
クタ８を介して量子化テーブルＲＯＭ１２にアドレス出
力されるようになっている。このセレクタ８の他方側の
入力にはＡポートアドレス発生回路２からの出力が導か
れている。また、セレクタ７の他方の入力側には外部ア
ドレスレジスタ６の各出力ビットが導かれている。

セレクタ７の構成は第３図に示される回路が外部アドレ
スレジスタ６のビット数（ｎビット）分推列配置された
ものであり、ＡＮＤ回路７１と７２、ＯＲ回路７３を含
み構成されており、ＡＮＤ回路７２は選択信号５ＥＬｎ
が入力される端子が反転入力となっている。この回路で
は選択信号５ＥＬｎが−１”の時に八個データバスから
のビット信号が、　　０″′の時に外部アドレスレジス
タ６からのビット信号がそれぞれ選択される。よってｎ
ビットの信号中の上位側ビットに対応する選択信号のみ
を”０″′とすることにより外部アドレスレジスタ６の
上位側ビットの内容を固定することが可能である。

実施例回路の動作が第４図を参照して以下に説明される
。第４図は実施例回路の量子化タイミングを説明するタ
イムチャートである。

まずＡ画データバス４により外部メモリの割付けを考慮
した初期値を外部アドレスレジスタ６に設定する。そし
てセレクタ７への選択信号ＳＥＬ、〜５ＥＬｎを制御す
ることにより、外部アドレスレジスタ６の上位ビット部
分をセレクタ７を介して循環させるようにして固定にし
、量子化したい画素データの語長のみ外部アドレスレジ
スタ６に画素データが八個データバス４がら書き込まれ
るようにする。すなわち、この場合、初期値として上位
ビットが“Ｏ”となるような値を設定するようにし、そ
の上位ビットに対応する選択信号ＳＥＬ、を”０”にす
る。

２ボ一トＲＡＭＩには前述の従来例で説明したと同様に
、量子化すべき画素ブロックと量子化された画素ブロッ
クの領域を独立に割り当て、第４図のタイムチャートに
示すように画素ブロックの読出、しと書込みを同時処理
により行う。

すなわち、最初のクロックサイクルではＡボートアドレ
ス発生回路２よりアドレス（ｘ、ｙ’）を発生して２ボ
ー）ＲＡＭＩから画素データＰ（ｘ　ｖ　ｙ　）を読み
出し、これをセレクタ７を介して外部アドレスレジスタ
６に占き込む。

次のクロックサイクルではこの画素データＰ（ｘ、ｙ）
を外部アドレスＥＡとして用いて外部量子化テーブル１
１０Ｍ１２にアクセスして量子化された画素データＴ　
（ｘ、ｙ）を読み出す。この時に同時に、Ａボートアド
レス発生回路２は次のアドレス（ｘ＋１．ｙ）を発生し
て２ボ一トＲＡＭ１にアクセスし、読み出した画素デー
タＰ　（ｘ＋１、ｙ）を外部アドレスレジスタ６に保持
する。

更に次のクロックサイクルでは量子化テーブルＲＯＭ１
２から読み出した量子化画素データＴ（ｘ、ｙ）をＢボ
ートアドレス発生回路３で指定される２ポートＩ−１／
〜Ｍ１のアドレス（１２，ｍ）に９き込む。これと同時
に、外部アドレスレジスタ６の画素データＰ　（ｘ＋Ｌ
、ｙ）を用いてが発止テーブルＲＯＭ１２をアクセスす
る。これにより２ボートＲＡＭ　１の（ｘ、ｙ）座標の
画素データは、（Ｑ、ｍ）座標の贋子化画素データに変
換されていく。

以上のような処理によれば、量子化する画素データを２
ポートＲＡ　Ｍ　１にアクセスする処理と、読み出した
画素データを用いて外部π発明テーブル１１０Ｍ＋２に
アクセスする処理とは同一の１クロツクサイクルにおい
て同時実行することができるようになるので、組子化処
理の速度を高速１ヒすることが可能になる。

［発１１月のフカ県］ 本発明によれば、画像量子化処理において、外部砒子化
テーブルＲＯＭ用のアドレスレジスタを別個独Ｉγ的に
設置することにより、最小のクロックサイクル数で量子
化することができるようになり、よって多量の差分画素
データを高速に量子化することが可能となる。

また外部拡張メモリを有効に使用できるように未使用の
アドレスの上位ビットを固定でき、外部量子化テーブル
ＲＯＭとしては必要最小限のメモリ容量で済むように構
成することができる。なお、固定とした上位ビットは外
部にてその上位ビットをデコードしてメモリをイネーブ
ルにするよう構成できる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としての画像量子化回路を示
すブロック図、 第３図は実施例回路におけるセレクタの構成例を示す図
、 第４図は実施例回路の量子化タイミングを示すタイムチ
ャート、 第５図は画像量子化回路の従来例を示すブロック図、 第６図はＡボートアドレス発生回路の構成例を示す図、 第７図は従来例回路の量子化タイミングを示すを示すタ
イムチャート、 第８図は８×８画素ブロックの構成を示す図、および、 第９図は量子化特性を説明する図である。 図において、 ｌ・・・２ボ一トＲＡＭ ２．３・・・アドレス発生回路 ４．５・・・データバス ６．２２・・・外部アドレスレジスタ ７．８．２３・・・セレクタ ９・・・バッファ回路 １０．１１・・・外部拡張端子 １２・・・量子化テーブルＲＯＭ ２１・　・２次元アドレス計算回路 ７１．７２・・・ＡＮＤ回路 ７３・・・ＯＲ回路 不発３月１てイ糸３原理き碧ヨ月図 第１図

Claims (1)

1. 【特許請求の範囲】 画像データを蓄積する内部ＲＡＭ（３１）と、外部量子
   化テーブルメモリ（３２）とを備え、内部ＲＡＭ（３１
   ）から読み出した量子化前画像データをアドレスとして
   該外部量子化テーブルメモリ（３２）から量子化画像デ
   ータを読み出し、これを該内部ＲＡＭ（３１）に蓄積す
   る画像量子化回路において、 該内部ＲＡＮ（３１）からの量子化前画像データを保持
   して該外部量子化テーブルメモリ（３２）にアドレスと
   して与える外部アドレスレジスタ（３３）と、 該外部アドレスレジスタ（３３）の上位側ビットを固定
   しつつ該量子化前画像データを該外部アドレスレジスタ
   （３３）に入力させるセレクタ（３４）とを備えたこと
   を特徴とする画像量子化回路。