JPH03180965A - 単一のマルチプライヤ／アキュムレータと単一のランダムアクセスメモリを用いてｄｃｔ／ｉｄｃｔ演算を繰り返す集積回路装置 - Google Patents
単一のマルチプライヤ／アキュムレータと単一のランダムアクセスメモリを用いてｄｃｔ／ｉｄｃｔ演算を繰り返す集積回路装置Info
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- JPH03180965A JPH03180965A JP2281729A JP28172990A JPH03180965A JP H03180965 A JPH03180965 A JP H03180965A JP 2281729 A JP2281729 A JP 2281729A JP 28172990 A JP28172990 A JP 28172990A JP H03180965 A JPH03180965 A JP H03180965A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、デジタルデータの圧縮（ｃｏｍｐｒｅｓｓｉ
ｏｎ）と圧縮解除（ｄｅｃｏｍｐｒｅｓｓ ｔｏｎ）に
おいてＤＣＴ／ＩＤＣＴ演算を行なうことに関係する。
ｏｎ）と圧縮解除（ｄｅｃｏｍｐｒｅｓｓ ｔｏｎ）に
おいてＤＣＴ／ＩＤＣＴ演算を行なうことに関係する。
更に詳細にいえば、ＤＣＴ／ＩＤＣＴ装置にＲＡＭを使
用し、プロセッサを形成することに関する。
用し、プロセッサを形成することに関する。
（従来技術）
デジタルデータの圧縮解除にＩ） ＣＴ ／ Ｉ Ｄ
ＣＴを使用することは公知である。ＤＣＴとはディスク
リートコサイン変換を意味するもので、デジタルデータ
の圧縮中に用いられて、イメージデータの通常の圧縮で
は、１つのイメージか８×８のビクセルブロックに分割
される。ＤＣＴは基本的には乗算と加算が連結していて
二次元のイメージデータに対して実行される。まず、第
一に、ＤＣＴはデータの行に対して実行される。第二に
、ＯＣＴは第一の即ち行の演算の結果に基づいて列に対
して実行される。このように−度、二次元のＤＣＴが実
行されると、つぎにＤＣＴデータは圧縮された情報のコ
ードを形成するように処理され、このコードは効率的に
メモリに記憶されるかまたは電話回線もしくは他の媒体
を通して転送することができる。
ＣＴを使用することは公知である。ＤＣＴとはディスク
リートコサイン変換を意味するもので、デジタルデータ
の圧縮中に用いられて、イメージデータの通常の圧縮で
は、１つのイメージか８×８のビクセルブロックに分割
される。ＤＣＴは基本的には乗算と加算が連結していて
二次元のイメージデータに対して実行される。まず、第
一に、ＤＣＴはデータの行に対して実行される。第二に
、ＯＣＴは第一の即ち行の演算の結果に基づいて列に対
して実行される。このように−度、二次元のＤＣＴが実
行されると、つぎにＤＣＴデータは圧縮された情報のコ
ードを形成するように処理され、このコードは効率的に
メモリに記憶されるかまたは電話回線もしくは他の媒体
を通して転送することができる。
圧縮除去の段階では、同様のプロセスが起きる。
しかし乍ら、このプロセスでは上述のものと逆の順序と
なる。即ち、データがデコードされ、逆のＤＣＴＸ Ｉ
ＤＣＴがまず列について、つぎに行について実行され、
元のイメージが再現される。
なる。即ち、データがデコードされ、逆のＤＣＴＸ Ｉ
ＤＣＴがまず列について、つぎに行について実行され、
元のイメージが再現される。
ＤＣＴとＩＤＣＴの両方及びイメージの二次元処理は公
知である。
知である。
ＤＣＴとＩＤＣＴの演算中にはデータが２度にわたって
スキャンされる。即ち一回目のスキャン（第一パス）中
にはデータは行の順序でスキャンされ、その結果がメモ
リに書き込まれ、そして次のスキャン（第二パス）中に
はその結果が列の順序でスキャンされる。もしデータを
スキャンするのに必要な時間をＴとすれば、２回のスキ
ャンに時間２Ｔが必要となる。処理時間を半分に節約す
るためには２つのインターリーブ式メモリが必要となる
。即ち、第一パス中に第一メモリから読み取りながら結
果が第２メモリに書き込まれ、そして第二パス中に第二
メモリから読み取りながら結果が第一メモリに書き込ま
れる。
スキャンされる。即ち一回目のスキャン（第一パス）中
にはデータは行の順序でスキャンされ、その結果がメモ
リに書き込まれ、そして次のスキャン（第二パス）中に
はその結果が列の順序でスキャンされる。もしデータを
スキャンするのに必要な時間をＴとすれば、２回のスキ
ャンに時間２Ｔが必要となる。処理時間を半分に節約す
るためには２つのインターリーブ式メモリが必要となる
。即ち、第一パス中に第一メモリから読み取りながら結
果が第２メモリに書き込まれ、そして第二パス中に第二
メモリから読み取りながら結果が第一メモリに書き込ま
れる。
行に対するＤＣＴは、その行の各ピクセルに第一の所定
の行の係数を乗算し、次いで、その行に対する全ての積
を加算して第１の和の結果ＲＯを形成することにより実
行される。次いで、第二行の係数を上記行のビクセルに
乗積し、その積を加算して第二の結果Ｒ１を得る。この
プロセスはその行が完了するまで繰返され、そして各行
に対して８×８のブロックが完了するまで繰り返される
。
の行の係数を乗算し、次いで、その行に対する全ての積
を加算して第１の和の結果ＲＯを形成することにより実
行される。次いで、第二行の係数を上記行のビクセルに
乗積し、その積を加算して第二の結果Ｒ１を得る。この
プロセスはその行が完了するまで繰返され、そして各行
に対して８×８のブロックが完了するまで繰り返される
。
このように１つの結果を得るため番こは、８つのデータ
値と８つの異なる係数との８回の乗算を行ないそして８
つの部分結果を合計する必要がある。
値と８つの異なる係数との８回の乗算を行ないそして８
つの部分結果を合計する必要がある。
このことは、８つの結果を算出するのに合計６４回の乗
算を行なうことになる。先行技術で公知のように、これ
らの乗算は比較的多くの時間と構成部品を必要とする。
算を行なうことになる。先行技術で公知のように、これ
らの乗算は比較的多くの時間と構成部品を必要とする。
例えば、これらの乗算は加算の約５倍の時間を必要とす
ると共に、ハードウェアの点では少なくとも５倍の集積
回路面積を必要とする。
ると共に、ハードウェアの点では少なくとも５倍の集積
回路面積を必要とする。
（発明が解決しようとする課題）
比較的大きな集積回路面積を必要とするマルチプライヤ
の問題は、通常の乗算を行うのに必要なマルチプライヤ
の数量によって益々厳しいものとなる。１つのパスを完
了し、即ち１つの結果、例えばＲＯを得るためには、８
つのマルチプライヤと７つのアダーが必要である。この
様な大量の演算部品、とくにマルチプライヤでは、相当
大きな集積回路面積が必要となる。
の問題は、通常の乗算を行うのに必要なマルチプライヤ
の数量によって益々厳しいものとなる。１つのパスを完
了し、即ち１つの結果、例えばＲＯを得るためには、８
つのマルチプライヤと７つのアダーが必要である。この
様な大量の演算部品、とくにマルチプライヤでは、相当
大きな集積回路面積が必要となる。
従って、本発明の一つの目的は、一つのＲＡＭだけが必
要なりＣＴ／ＩＤＣＴ集積回路を提供することである。
要なりＣＴ／ＩＤＣＴ集積回路を提供することである。
本発明のもう一つの目的は、イメージデータに対してＤ
ＣＴまたはＩＤＣＴを実行するに必要な時間のかかる乗
積の回数を減少するＯＣＴ／ＩＤＣＴ集積回路を提供す
ることである。
ＣＴまたはＩＤＣＴを実行するに必要な時間のかかる乗
積の回数を減少するＯＣＴ／ＩＤＣＴ集積回路を提供す
ることである。
本発明の別の目的は、ＤＣＴ及びＩＤＣＴを実行するに
必要な物理的な演算装置を最適なものにするＤＣＴ／Ｉ
ＤＣＴ集積回路を提供することである。
必要な物理的な演算装置を最適なものにするＤＣＴ／Ｉ
ＤＣＴ集積回路を提供することである。
さらに、本発明の別の目的ば、ＤＣＴ／ＩＤＣＴの設計
上効率を助長するためＤＣＴとＩＤＣＴの部分間に共通
の要素を共有するＤＣＴ／ＩＤＣＴ集積回路を提供する
ことである。
上効率を助長するためＤＣＴとＩＤＣＴの部分間に共通
の要素を共有するＤＣＴ／ＩＤＣＴ集積回路を提供する
ことである。
本発明の更に別の目的は、乗算の回数、ひいてはマルチ
プライヤの個数を減少し、これにより回路のサイズ及び
チップの面積を減少することである。
プライヤの個数を減少し、これにより回路のサイズ及び
チップの面積を減少することである。
（課題を解決するための手段）
上記目的及びこれに関連した目的は、本明細書に開示し
た新規なりＣＴ／ＩＤＣＴ集積回路を使用することによ
って遠戚できる。本発明によるＤＣＴ／ＩＤＣＴ集積Ｉ
Ｆ洛は、ＤＣＴ／ＩＤＣＴデータを処理するためのプロ
セッサを有しており、そしてこのプロセッサは、入って
来るデータを処理すると共に第１パスで処理されたデー
タを処理するための入力バッファ及び演算論理ユニット
と、ＤＣＴ／ＩＤＣＴデータに基づいて数学演算を実０ 行するためのマルチプライヤ及びアキュムレータと、第
１パスで処理されたデータを処理すると共に出て行くデ
ータを処理するための出力バッファ及び演算論理ユニ７
トとを含んでいる。更に、種々の処理段階中にＤＣＴ／
ＩＤＣＴデータを記憶するためのインタリーブ式ランダ
ムアクセスメモリも備えている。
た新規なりＣＴ／ＩＤＣＴ集積回路を使用することによ
って遠戚できる。本発明によるＤＣＴ／ＩＤＣＴ集積Ｉ
Ｆ洛は、ＤＣＴ／ＩＤＣＴデータを処理するためのプロ
セッサを有しており、そしてこのプロセッサは、入って
来るデータを処理すると共に第１パスで処理されたデー
タを処理するための入力バッファ及び演算論理ユニット
と、ＤＣＴ／ＩＤＣＴデータに基づいて数学演算を実０ 行するためのマルチプライヤ及びアキュムレータと、第
１パスで処理されたデータを処理すると共に出て行くデ
ータを処理するための出力バッファ及び演算論理ユニ７
トとを含んでいる。更に、種々の処理段階中にＤＣＴ／
ＩＤＣＴデータを記憶するためのインタリーブ式ランダ
ムアクセスメモリも備えている。
本発明の」二記目的及びそれに関連する目的の遠戚、本
発明の効果及び特徴は、添付図面を参照した以下の詳細
な説明より当業者に容易に明らかとなろう。
発明の効果及び特徴は、添付図面を参照した以下の詳細
な説明より当業者に容易に明らかとなろう。
（実施例）
インターリーブ式ＲＡＭ
第１図は、好ましい実施例のＤＣＴ／ＩＤＣＴ集積回路
１０のブロック図である。
１０のブロック図である。
この回路は、主としてプロセッサ２０とインターリブ式
ＲＡＭ６０からなりたっている。先述の如く、従来技術
のＤＣＴ／ｒＤｃＴの構成では、二次元（即ち２パス）
のＤＣＴ処理を行うのに２つのＲＡＭを使用する必要が
ある。
ＲＡＭ６０からなりたっている。先述の如く、従来技術
のＤＣＴ／ｒＤｃＴの構成では、二次元（即ち２パス）
のＤＣＴ処理を行うのに２つのＲＡＭを使用する必要が
ある。
本発明では、（１）データをＲＡＭに記憶する仕方をイ
ンターリーブ方式にし、そして（２）データをＤＣＴ／
ＩＤＣＴ装置１０にタイミングを合わせて入力する（そ
してそこから出力する）速度を２倍にしてプロセッサ２
０を動作させることにより、ＲＡＭを１つしか使用せず
に２パスのＤＣＴ／ＩＤｃＴ処理を行なうことが可能で
ある。
ンターリーブ方式にし、そして（２）データをＤＣＴ／
ＩＤＣＴ装置１０にタイミングを合わせて入力する（そ
してそこから出力する）速度を２倍にしてプロセッサ２
０を動作させることにより、ＲＡＭを１つしか使用せず
に２パスのＤＣＴ／ＩＤｃＴ処理を行なうことが可能で
ある。
イメージ２１からのデータを圧縮すべきときには、イメ
ージ２１が複数の８×８のビクセルブロックに分割され
る。次いで、各ブロックのデータがＤＣＴを受ける。例
えば、ブロック２２を用いると、このブロック２２の全
てのデータ行に対してＤＣＴが実行される。行２３が最
初に読み取られそしてＤＣＴ回路３０．３５及び４０に
よって処理される。行２３に対するＤＣＴ処理の結果は
、インターリーブメモリ６０の行２４に記憶される。
ージ２１が複数の８×８のビクセルブロックに分割され
る。次いで、各ブロックのデータがＤＣＴを受ける。例
えば、ブロック２２を用いると、このブロック２２の全
てのデータ行に対してＤＣＴが実行される。行２３が最
初に読み取られそしてＤＣＴ回路３０．３５及び４０に
よって処理される。行２３に対するＤＣＴ処理の結果は
、インターリーブメモリ６０の行２４に記憶される。
次いで、ブロック２２の他の行に対して同じ手順が順次
に実行され、ＲＡＭ６０はブロック２２に対するＤＣＴ
の第一次元（即ち、第１パス）の結果を含むことになる
。
に実行され、ＲＡＭ６０はブロック２２に対するＤＣＴ
の第一次元（即ち、第１パス）の結果を含むことになる
。
？
ＤＣＴの第二次元（即ち、第２バス）は、ｌ？ＡＭ６０
の列に対してＤＣＴを実行することを含み、即ち一時的
な結果に対してＤＣＴを実行することを含む。この例に
おいては、データの列、例えば列２６がＲＡＭ６０から
プロセッサ２０へ読み込まれる。次いで、このデータに
対して第２のＯＣＴ演算が実行され、その結果が装置１
０から出力されて、その後にエンコードされる。本発明
の１つの特徴によれば、プロセッサ２０は、ブロック２
２又は他のブロックからの入力データが装置１０に送り
込まれる速度の２倍の速度で動作するように設計されて
いる。
の列に対してＤＣＴを実行することを含み、即ち一時的
な結果に対してＤＣＴを実行することを含む。この例に
おいては、データの列、例えば列２６がＲＡＭ６０から
プロセッサ２０へ読み込まれる。次いで、このデータに
対して第２のＯＣＴ演算が実行され、その結果が装置１
０から出力されて、その後にエンコードされる。本発明
の１つの特徴によれば、プロセッサ２０は、ブロック２
２又は他のブロックからの入力データが装置１０に送り
込まれる速度の２倍の速度で動作するように設計されて
いる。
第２図は、入力データブロック３１に対するプロセッサ
２０の動作を示すタイミング図である。
２０の動作を示すタイミング図である。
第２図のタイミング図は、イメージ２１に８×８ピクセ
ルのブロックが６個ある場合を仮定したものである。−
殻内にいって、入力データクロソクパルスのたびに、プ
ロセッサ２０内には２つのクロックパルスが生じる。初
期パルスＡを例外として、入力データクロソクパルスの
前半Ｘの間に、３ ＲＡＭ６０からプロセッサ２０ヘデータが読みとられ、
ＤＣＴの第二次元演算が行なわれる。ＲＡＭ６０からデ
ータが読み取られるとき、そのデータはもはや記憶され
る必要がなく、それが入っていたＲＡＭ６０の部分は他
の目的に使用できる。各入力クロソクサイクルの後半Ｙ
の間にブロック２２のデータがプロセッサ２０へ入力さ
れ、ＯＣＴの第一次元の演算が実行され、そしてその結
果がＲＡＭ６０の行又は列に書き込まれる（これは、第
１パス中に行のＤＣＴが行なわれるか列のＤＣＴが行な
われるかによって決まる）。このプロセスは、イメージ
２１からの各ブロックが演算処理されるまで繰返えされ
る。プロセッサ２０を入力イメージデータの２倍の速度
で動作させそして古いデータが読み出されるときに新し
いデータを行又は列にロードすることにより、１つのＲ
ＡＭ６０しか必要とされなくなる。これにより、処理時
間を著しく増加せずに集積回路面積が相当に節約され、
グイ当たりに製造することのできるデバイス（又はウェ
ハ〉の数が増大される。
ルのブロックが６個ある場合を仮定したものである。−
殻内にいって、入力データクロソクパルスのたびに、プ
ロセッサ２０内には２つのクロックパルスが生じる。初
期パルスＡを例外として、入力データクロソクパルスの
前半Ｘの間に、３ ＲＡＭ６０からプロセッサ２０ヘデータが読みとられ、
ＤＣＴの第二次元演算が行なわれる。ＲＡＭ６０からデ
ータが読み取られるとき、そのデータはもはや記憶され
る必要がなく、それが入っていたＲＡＭ６０の部分は他
の目的に使用できる。各入力クロソクサイクルの後半Ｙ
の間にブロック２２のデータがプロセッサ２０へ入力さ
れ、ＯＣＴの第一次元の演算が実行され、そしてその結
果がＲＡＭ６０の行又は列に書き込まれる（これは、第
１パス中に行のＤＣＴが行なわれるか列のＤＣＴが行な
われるかによって決まる）。このプロセスは、イメージ
２１からの各ブロックが演算処理されるまで繰返えされ
る。プロセッサ２０を入力イメージデータの２倍の速度
で動作させそして古いデータが読み出されるときに新し
いデータを行又は列にロードすることにより、１つのＲ
ＡＭ６０しか必要とされなくなる。これにより、処理時
間を著しく増加せずに集積回路面積が相当に節約され、
グイ当たりに製造することのできるデバイス（又はウェ
ハ〉の数が増大される。
４
くり返して述べれば、同一メモリに対して（第２パスの
）読み取りと、（第１パスの）書き込みを行なうことが
できる。これは、データの速度の２倍で読み／書き動作
を行うことによって威され、即ち（チップに出入りする
）各データごとに１つの読み取り動作と１つの書き込み
動作が行われる。
）読み取りと、（第１パスの）書き込みを行なうことが
できる。これは、データの速度の２倍で読み／書き動作
を行うことによって威され、即ち（チップに出入りする
）各データごとに１つの読み取り動作と１つの書き込み
動作が行われる。
新しいデータは、インタリーブ式メモリ６０において旧
データにおき代って書き込まれる。
データにおき代って書き込まれる。
第３図を参照すると、行順と列順に別の問題がある。第
１バス中にデータは行順で書き込まれ、第２パス中にそ
れらの結果が列順で読み取られる。
１バス中にデータは行順で書き込まれ、第２パス中にそ
れらの結果が列順で読み取られる。
問題は、同時に、即ち列順て読みながら行順で新しいデ
ータを書・き込む必要があることである。これは、列順
にデータを書き込み且つそれを行順に読み取ることによ
って遠戚される。つまり、行順で書かれたデータはすべ
て列順で読み取り、列順で書き込まれたデータは行順で
読み取られる。正しい読み、書きを行なうためには、イ
ンタリーブ式置換メモリ６０には第３図に示した如く行
と列のアドレスが表示されている。
ータを書・き込む必要があることである。これは、列順
にデータを書き込み且つそれを行順に読み取ることによ
って遠戚される。つまり、行順で書かれたデータはすべ
て列順で読み取り、列順で書き込まれたデータは行順で
読み取られる。正しい読み、書きを行なうためには、イ
ンタリーブ式置換メモリ６０には第３図に示した如く行
と列のアドレスが表示されている。
再度、第２図を参照すると、あるイメージのＤＣＴを演
算するのに必要な時間は、Ｎ＋１ブロック時間フレーム
となる。但し、Ｎはそのイメージ２１におけるブロック
２２の数である。１はブロックタイム時間Ａの１／２を
表わし、残りの半分はＢのブロック時間フレームである
。Ａには、ブロック時間フレームの余分な半分があるが
、これば、ブロック時間フレームＸのこの最初の半分の
間に処理されるべきデータがＲＡＭ６０になかったため
である。同様に、Ｂでは、クロックパルスの後半Ｙの間
に、プロセッサ２０に読み込まれる新しいデータがない
。
算するのに必要な時間は、Ｎ＋１ブロック時間フレーム
となる。但し、Ｎはそのイメージ２１におけるブロック
２２の数である。１はブロックタイム時間Ａの１／２を
表わし、残りの半分はＢのブロック時間フレームである
。Ａには、ブロック時間フレームの余分な半分があるが
、これば、ブロック時間フレームＸのこの最初の半分の
間に処理されるべきデータがＲＡＭ６０になかったため
である。同様に、Ｂでは、クロックパルスの後半Ｙの間
に、プロセッサ２０に読み込まれる新しいデータがない
。
ＩＤＣＴは、基本的には、ＤＣＴと同様の方法で演算す
るが、その方向が逆である。当業者であれば、ＤＣＴに
関する上記説明とＩＤＣＴの一般的知識が与えられると
、装置１０でＩＤＣＴを演算できるだろう。しかし乍ら
、ＩＤＣＴは、主に第１図のブロック３５と４０を使用
するのに対し、ＤＣＴでは主にブロック３０と３５を使
用した。
るが、その方向が逆である。当業者であれば、ＤＣＴに
関する上記説明とＩＤＣＴの一般的知識が与えられると
、装置１０でＩＤＣＴを演算できるだろう。しかし乍ら
、ＩＤＣＴは、主に第１図のブロック３５と４０を使用
するのに対し、ＤＣＴでは主にブロック３０と３５を使
用した。
ＩＤＣＴの第一次元の演算の後、その結果はＲＡＭ６
６０に記憶される。次いで、ＩＤＣＴの第二次元が演算
されて、その結果が装置１０から出力される。
されて、その結果が装置１０から出力される。
対称／非対称特性
本発明の第二の特徴には、ＤＣＴ／ＩＤＣＴに用いられ
る係数の対称及び非対称の特性が含まれる。次のものは
、ＤＣＴとＩＤＣＴのための式である。
る係数の対称及び非対称の特性が含まれる。次のものは
、ＤＣＴとＩＤＣＴのための式である。
ＤＣＴ：
Ｉ ＤＣＴ ：
ｊ＝０゜
但しニ
ア
上記の式は、
次のコサイン係数表を用いるもの
であるが、
異なったナイズのものについては別の
表が適当である。
先行技術で説明したように、
各行ごとに、
８つ
のデータ値と８つの異った係数との８つの乗算を８
計算し、次いで８つの部分結果の和を求める必要がある
。このことは、８つの結果を出すのに全部で６４の乗算
を行なうことになる。好ましい実施例では、ＤＣＴの間
に、各偶数行の係数が内部で対称的でありそして各奇数
行が内部で非対称になっていることが認識される。この
ことは、各偶数行では、８つのデータ値を対称的に加算
し（Ｄ０＋Ｄ７ Ｄ１＋Ｄ６．Ｄ２＋Ｄ５．Ｄ３＋Ｄ
４．）、４つの係数で４つの和を乗算し、そして４つの
結果を合計できることを意味する。これによって、８つ
ではなくて４つの乗算だけでよいことになる。
。このことは、８つの結果を出すのに全部で６４の乗算
を行なうことになる。好ましい実施例では、ＤＣＴの間
に、各偶数行の係数が内部で対称的でありそして各奇数
行が内部で非対称になっていることが認識される。この
ことは、各偶数行では、８つのデータ値を対称的に加算
し（Ｄ０＋Ｄ７ Ｄ１＋Ｄ６．Ｄ２＋Ｄ５．Ｄ３＋Ｄ
４．）、４つの係数で４つの和を乗算し、そして４つの
結果を合計できることを意味する。これによって、８つ
ではなくて４つの乗算だけでよいことになる。
ＩＤＣＴ中に、装置１０は列順にコサイン係数表を読み
取る。列内の各係数は対称でも非対称でもなく、各偶数
係数は列間で対称であり、そして各奇数係数は列間で非
対称である。例えば、最初の列（左から右へ）の最初の
係数は、最終列の最初の係数と同じである。従って、Ｄ
ｏを最初の列の最初の係数で乗算すると、２つの部分結
果が出る。即ち、（１）最初の列に幻してと、（２）最
終列に対してである。この特性の結果として、装置９ 置１０は４つの偶数データ値（Ｄｏ、 Ｄ２． Ｄ４と
Ｄ６）を乗算する形となり、これら４つの乗算値の和が
ＳＯとなる。次いで、４つの奇数データ値（ＤＩ、Ｄ３
．Ｄ５とＤ７）が乗算され、これら４つの乗算値の和が
３１となる。ＳＯと３１を合計すると、第１の結果ＦＯ
（これは最初の列による８回の乗算に同し）が得られ、
ＳＯからＳｌを減算すると、最終結果Ｆ７（最終列によ
る８回の乗算と同し）が得られる。このようにして、８
つの乗算と、加算及び減算の後に、二つの結果が生じる
。従って、結果に対する乗算の平均数は４であり、この
ことは、８つの結果を得るのに合計３２回の乗算という
ことになる（最初は、６４回の乗算であったのに対し）
。
取る。列内の各係数は対称でも非対称でもなく、各偶数
係数は列間で対称であり、そして各奇数係数は列間で非
対称である。例えば、最初の列（左から右へ）の最初の
係数は、最終列の最初の係数と同じである。従って、Ｄ
ｏを最初の列の最初の係数で乗算すると、２つの部分結
果が出る。即ち、（１）最初の列に幻してと、（２）最
終列に対してである。この特性の結果として、装置９ 置１０は４つの偶数データ値（Ｄｏ、 Ｄ２． Ｄ４と
Ｄ６）を乗算する形となり、これら４つの乗算値の和が
ＳＯとなる。次いで、４つの奇数データ値（ＤＩ、Ｄ３
．Ｄ５とＤ７）が乗算され、これら４つの乗算値の和が
３１となる。ＳＯと３１を合計すると、第１の結果ＦＯ
（これは最初の列による８回の乗算に同し）が得られ、
ＳＯからＳｌを減算すると、最終結果Ｆ７（最終列によ
る８回の乗算と同し）が得られる。このようにして、８
つの乗算と、加算及び減算の後に、二つの結果が生じる
。従って、結果に対する乗算の平均数は４であり、この
ことは、８つの結果を得るのに合計３２回の乗算という
ことになる（最初は、６４回の乗算であったのに対し）
。
第４図を参照すると、必要とするＤＣＴ／ＩＤＣＴの結
果を得るのに行われなければならない実際の乗算の数を
減らすことに加えて、ＯＣＴ／ＩＤＣＴのための通常の
マルチプライヤ／アダー構成の集積回路面積を更に小さ
くすることができる。
果を得るのに行われなければならない実際の乗算の数を
減らすことに加えて、ＯＣＴ／ＩＤＣＴのための通常の
マルチプライヤ／アダー構成の集積回路面積を更に小さ
くすることができる。
第４Ａ図を参照すると、通常のマルチプライヤ／アダー
構成体１００がブロック図で示されている。説明上、Ｘ
、Ｙ及びＺが４ビツト値であり、これらの値に係数Ｃ０
、ＣＩ及びＣ２を各々乗し、その結果を合計することが
望ましいと仮定する。
構成体１００がブロック図で示されている。説明上、Ｘ
、Ｙ及びＺが４ビツト値であり、これらの値に係数Ｃ０
、ＣＩ及びＣ２を各々乗し、その結果を合計することが
望ましいと仮定する。
ＸとＣＯを乗する場合には、最下位ビット（ＬＳＢ）が
ＣＯの初期加算をコントロールする。即ち、ＬＳＢが“
１”の場合にはＣＯが加算され、ＬＳＢが“０”の場合
にはＣＯが加算されない。次に、ＣＯが左にシフトされ
、ＣＯを加算するかどうかの決定がＸの次のビットに基
いて行われ、というようにしてＸのすべてのビットが使
われる迄続く。
ＣＯの初期加算をコントロールする。即ち、ＬＳＢが“
１”の場合にはＣＯが加算され、ＬＳＢが“０”の場合
にはＣＯが加算されない。次に、ＣＯが左にシフトされ
、ＣＯを加算するかどうかの決定がＸの次のビットに基
いて行われ、というようにしてＸのすべてのビットが使
われる迄続く。
このシフト、即ち加算プロセスは、各係数がＸＹまたは
Ｚの最後のビットへとシフトされるまで繰返される。次
いで、各シフトと加算の結果が加えられて、ＸＣ０１Ｙ
ＣＩ及びＺＣ２を得、これらが互いに加算されて最終結
果を得る。
Ｚの最後のビットへとシフトされるまで繰返される。次
いで、各シフトと加算の結果が加えられて、ＸＣ０１Ｙ
ＣＩ及びＺＣ２を得、これらが互いに加算されて最終結
果を得る。
第４Ｂ図を参照すると、好ましい実施例のマルチプライ
ヤ／アダー１２０は同じ結果を得るが、必要とする集積
回路の面積が１７２に減少される。
ヤ／アダー１２０は同じ結果を得るが、必要とする集積
回路の面積が１７２に減少される。
このマルチプライヤ／アダー１２０は、各シフト１
間に部分和を作り出し、これらの部分和を加算すること
によりこれを実行する。例えば、第４Ｂ図では、Ａ、Ｂ
及びＣと係数Ｃ３，Ｃ４及びＣ５をそれぞれ乗算しくこ
れらは全て４ビツト値であるが別のビットサイズももち
ろん使用できる）、そしてその積を加算することが望ま
しい。これは、ＡとＣ３，ＢとＣ４及びＣとＣ５を乗算
し１、次いでこれらの部分積を加算して第１の部分結果
１２１を得ることにより達成される。各係数Ｃ３゜Ｃ４
及びＣ５はシフトされて矢印で示しである）、再度、Ａ
、Ｂ及びＣでそれぞれ乗算して第２の部分結果１２２を
得る。係数Ｃ３，Ｃ４及びＣ５は、４ビツトとなってい
るため、４回のシフトと４つの部分結果が得られる。第
３及び第４の部分結果はそれぞれ１２３と１２４である
。
によりこれを実行する。例えば、第４Ｂ図では、Ａ、Ｂ
及びＣと係数Ｃ３，Ｃ４及びＣ５をそれぞれ乗算しくこ
れらは全て４ビツト値であるが別のビットサイズももち
ろん使用できる）、そしてその積を加算することが望ま
しい。これは、ＡとＣ３，ＢとＣ４及びＣとＣ５を乗算
し１、次いでこれらの部分積を加算して第１の部分結果
１２１を得ることにより達成される。各係数Ｃ３゜Ｃ４
及びＣ５はシフトされて矢印で示しである）、再度、Ａ
、Ｂ及びＣでそれぞれ乗算して第２の部分結果１２２を
得る。係数Ｃ３，Ｃ４及びＣ５は、４ビツトとなってい
るため、４回のシフトと４つの部分結果が得られる。第
３及び第４の部分結果はそれぞれ１２３と１２４である
。
次いで、部分結果１２１〜１２４が加算されてＡＣ３＋
ＢＣ４＋ｃｃ５を得るが、この場合、第４Ａ図の通常の
マルチプライヤ／アダーで必要であった物的面積の半分
だけの使用で済む。
ＢＣ４＋ｃｃ５を得るが、この場合、第４Ａ図の通常の
マルチプライヤ／アダーで必要であった物的面積の半分
だけの使用で済む。
２
ＤＣＴ／ＩＤＣＴのブロック構成
再度、第１図を参照すると、ＤＣＴ／ＴＤＣＴの対称／
非対称特性の利点と、インターリーブ式置換メモリ６０
の利点をとって、非常に効率的なりＣＴ／ＩＤＣＴの集
積回路ＩＯが設計されている。前置レジスタ及びＡＬＵ
（演算論理ユニット）３０は（第１次元用の）プロセ
ッサ２０のデータ入力ボートからまたはく第２次元用の
）ＲＡＭ６０から入ってきたデータを記憶し、乗算の前
に必要な計算を行う。マルチプライヤ及びアキュムレー
タ３５は、内部のクロックパルスにつき４つの乗算と加
算を実行する。後置レジスタ及び＾ＬＵ４０は中間のＤ
ＣＴ／ＩＤＣＴの結果を記憶し、乗算後に必要な計算を
実行する。又、後置レジスタ及びＡＬＵ４０は（第一次
元の後に）ＲＡＭ６０に一時的な結果を出力するかまた
は（第二次元の後に〉装置１０の最終結果を出力する。
非対称特性の利点と、インターリーブ式置換メモリ６０
の利点をとって、非常に効率的なりＣＴ／ＩＤＣＴの集
積回路ＩＯが設計されている。前置レジスタ及びＡＬＵ
（演算論理ユニット）３０は（第１次元用の）プロセ
ッサ２０のデータ入力ボートからまたはく第２次元用の
）ＲＡＭ６０から入ってきたデータを記憶し、乗算の前
に必要な計算を行う。マルチプライヤ及びアキュムレー
タ３５は、内部のクロックパルスにつき４つの乗算と加
算を実行する。後置レジスタ及び＾ＬＵ４０は中間のＤ
ＣＴ／ＩＤＣＴの結果を記憶し、乗算後に必要な計算を
実行する。又、後置レジスタ及びＡＬＵ４０は（第一次
元の後に）ＲＡＭ６０に一時的な結果を出力するかまた
は（第二次元の後に〉装置１０の最終結果を出力する。
ＤＣＴとＩＤＣＴのデータの流れを、ここで説明する。
ＤＣＴと第１バス（即ち上述した一次元）中は、そのデ
ータは装置１０に６順に入る。８つ３ の入力値の各々は一次的に前置レジスタ３０に記憶され
る。ＤＣＴ係数の対称／非対称特性の利点を考慮して、
各偶数行に対する加算と各奇数行に対する減算は（ＡＬ
Ｕ３０に）はいって（るデータに基づいて演算される。
ータは装置１０に６順に入る。８つ３ の入力値の各々は一次的に前置レジスタ３０に記憶され
る。ＤＣＴ係数の対称／非対称特性の利点を考慮して、
各偶数行に対する加算と各奇数行に対する減算は（ＡＬ
Ｕ３０に）はいって（るデータに基づいて演算される。
このようにして必要な乗算の数を減らしている。各加算
された値は内部のコサイン係数で乗算され、インターリ
ーブ式ＲＡＭ６０の行に記憶される。
された値は内部のコサイン係数で乗算され、インターリ
ーブ式ＲＡＭ６０の行に記憶される。
ＤＣＴの第２パス〈即ち上述の第２次元〉中は、データ
がインターリーブ式ＲＡＭ６０の列から読め取られ、Ａ
Ｌ Ｕ ３０で予め処理された後マルチプライヤ３５
により乗算される（第１パス中のそれと同じ）。マルチ
プライヤ３５からの最終結果は装置１０から出力される
。同じ入力データクロツクパルス中に新しいデータがＤ
ＣＴの第１バスのため装置１０に入り、（第２図を参照
して述べたように）インタリーブ式クロック中にデータ
は第１バスについて上述したように装置１０を通って流
され、ＤＣＴの第２パスに対してデータが検索されると
きに列に既に記憶されているデータと４ 置き変ってその列に記憶される。実際に、１組のデータ
に対する“行”はその手前のデータの“列゛に相当する
。
がインターリーブ式ＲＡＭ６０の列から読め取られ、Ａ
Ｌ Ｕ ３０で予め処理された後マルチプライヤ３５
により乗算される（第１パス中のそれと同じ）。マルチ
プライヤ３５からの最終結果は装置１０から出力される
。同じ入力データクロツクパルス中に新しいデータがＤ
ＣＴの第１バスのため装置１０に入り、（第２図を参照
して述べたように）インタリーブ式クロック中にデータ
は第１バスについて上述したように装置１０を通って流
され、ＤＣＴの第２パスに対してデータが検索されると
きに列に既に記憶されているデータと４ 置き変ってその列に記憶される。実際に、１組のデータ
に対する“行”はその手前のデータの“列゛に相当する
。
一方、ＩＤＣＴにおいては、ＩＤＣＴの第１パス中に、
データが列順で装置１０に入る。８つの入力値の各々は
、−時的に前置レジスタ３０に記憶される。ＩＤＣＴの
列の対称／非対称特性の利点を考慮し、内部のコサイン
係数による乗算が（マルチプライヤ３５で）実行され、
モして＾ＬＵ４０で実行された部分積の加算減算の結果
がインタリーブ式ＲＡＭ６０に記憶される。
データが列順で装置１０に入る。８つの入力値の各々は
、−時的に前置レジスタ３０に記憶される。ＩＤＣＴの
列の対称／非対称特性の利点を考慮し、内部のコサイン
係数による乗算が（マルチプライヤ３５で）実行され、
モして＾ＬＵ４０で実行された部分積の加算減算の結果
がインタリーブ式ＲＡＭ６０に記憶される。
ＩＤＣＴの第２パス中には、データはインタリーブ式Ｒ
ＡＭ６０から読み取られ、マルチプライヤ３５により乗
算される。乗算された結果は（ＩＤＣＴの第１パス中と
同様に）ＡＬＵ４０によって処理され、装置１０から送
り出される最終結果が形成される。同じ入力クロックパ
ルスにおいて、ＩＤＣＴの第１バスを行うため新しいデ
ータが装置１０に入り、そしてインターリーブ式クロッ
ク中に、その新しいデータは第１バスのため５ 上述したように装置ｌＯを通して流れる。
ＡＭ６０から読み取られ、マルチプライヤ３５により乗
算される。乗算された結果は（ＩＤＣＴの第１パス中と
同様に）ＡＬＵ４０によって処理され、装置１０から送
り出される最終結果が形成される。同じ入力クロックパ
ルスにおいて、ＩＤＣＴの第１バスを行うため新しいデ
ータが装置１０に入り、そしてインターリーブ式クロッ
ク中に、その新しいデータは第１バスのため５ 上述したように装置ｌＯを通して流れる。
本発明の具体的実施例について上述した説明は図示と説
明を目的として提示したものである。本発明はここに開
示した詳細な形態に限定したりまたは余すところなく開
示することを意図としたものでもなく、上述の記載事項
を考慮すれば、明らかに多くの修正や変化が可能である
。各実施例は本発明の原理とその実際的応用を最もよく
説明するために記載したものであって、これによってこ
の技術分野に熟練した人が本発明を最適に利用すること
ができ、また特別な使用目的に合うように、各種の修正
をすることにより、いろんな実施を可能ならしめている
。本発明の範囲は、特許請求の範囲と、それらの等動物
により限定されることを意図したものである。
明を目的として提示したものである。本発明はここに開
示した詳細な形態に限定したりまたは余すところなく開
示することを意図としたものでもなく、上述の記載事項
を考慮すれば、明らかに多くの修正や変化が可能である
。各実施例は本発明の原理とその実際的応用を最もよく
説明するために記載したものであって、これによってこ
の技術分野に熟練した人が本発明を最適に利用すること
ができ、また特別な使用目的に合うように、各種の修正
をすることにより、いろんな実施を可能ならしめている
。本発明の範囲は、特許請求の範囲と、それらの等動物
により限定されることを意図したものである。
第１図は、好ましい一実施例のＤＣＴ／ＩＤＣＴ集積回
路のブロック図、 第２図は、好ましい実施例において入力データクロソク
に対する処理装置の動作を説明するタイ６ くング図、 第３図は、好ましい実施例のインターリーブ式置換メモ
リの行と列のアドレス機構を示す図、そして 第４Ａ図と４Ｂ図は、好ましい実施例のマルチプライヤ
／アダーの概略図である。 １０・・・・・・ＤＣＴ／ＩＤＣＴ集積回路２０・・・
・・・プロセッサ ２１・・・・・・イメージ ２２．２６・・・・・・列 ２３．２４・・・・・・行
路のブロック図、 第２図は、好ましい実施例において入力データクロソク
に対する処理装置の動作を説明するタイ６ くング図、 第３図は、好ましい実施例のインターリーブ式置換メモ
リの行と列のアドレス機構を示す図、そして 第４Ａ図と４Ｂ図は、好ましい実施例のマルチプライヤ
／アダーの概略図である。 １０・・・・・・ＤＣＴ／ＩＤＣＴ集積回路２０・・・
・・・プロセッサ ２１・・・・・・イメージ ２２．２６・・・・・・列 ２３．２４・・・・・・行
Claims (5)
- （１）単一のランダムアクセスメモリを用いたディスク
リートコサイン変換／逆ディスクリートコサイン変換（
ＤＣＴ／ＩＤＣＴ）集積回路プロセッサであって、２パ
スのＤＣＴおよびＩＤＣＴを実行することのできる集積
回路プロセッサにおいて、 入って来るデータのグループを受け取りそしてこのデー
タとＤＣＴ／ＩＤＣＴ係数とのその後の演算を最小にす
るようにデータを処理するための入力バッファ及び第１
演算論理ユニットと、 上記第１演算論理ユニットに接続されていて、上記デー
タのグループを受け取りそしてこのデータとＤＣＴ／Ｉ
ＤＣＴ係数とを第１及び第２パスにおいて乗算するため
のマルチプライヤ／アキュムレータと、 上記マルチプライヤ／アキュムレータに接続されていて
、上記マルチプライヤ／アキュムレータによる第１及び
第２パス中の乗算の後に上記データのグループを受け取
るための出力バッファ及び第２の演算論理ユニットと、 データを受け取って行列構成で記憶するためのランダム
アクセスメモリと、 上記マルチプライヤ／アキュムレータによる第１パスの
後に上記第２演算論理ユニットからのデータを上記ラン
ダムアクセスメモリへ転送して行又は列に記憶すると共
に、上記マルチプライヤ／アキュムレータによる第２パ
スに対して列又は行のデータを上記入力バッファ及び第
１演算論理ユニットに転送するためのバス手段とを具備
することを特徴とする集積回路プロセッサ。 - （２）上記第１パスＤＣＴの場合に、上記第１バッファ
及び第１演算論理ユニットは、偶数行についてはデータ
値を対称的に加算し（Ｄ０＋Ｄ７、Ｄ１＋Ｄ６、Ｄ２＋
Ｄ５、Ｄ３＋Ｄ４）そして奇数行についてはデータ値を
対称的に減算する（Ｄ０−Ｄ７、Ｄ１−Ｄ６、Ｄ２−Ｄ
５、Ｄ３−Ｄ４）請求項１に記載のディスクリートコサ
イン変換／逆ディスクリートコサイン変換 （ＤＣＴ／ＩＤＣＴ）集積回路プロセッサ。 - （３）上記第１パスＩＤＣＴの場合に、上記第１入力バ
ッファ及び第１演算論理ユニットは、偶数データ値（Ｄ
０、Ｄ２、Ｄ４、Ｄ６）を上記マルチプライヤ／アキュ
ムレータに送って偶数係数との４回の乗算を行なわせそ
してそれらの和（Ｓ０）をとり、更に、奇数データ値（
Ｄ１、Ｄ３、Ｄ５、Ｄ７）を上記マルチプライヤ／アキ
ュムレータに送って奇数係数との４回の乗算を行なわせ
そしてそれらの和（Ｓ１）をとり、更に、Ｓ０とＳ１と
の加算により第１の結果（Ｆ０）を得、Ｓ０とＳ１との
減算により ＩＤＣＴ係数とデータ値との乗算の最終結果（Ｆ７）を
得るようにした請求項１に記載のディスクリートコサイ
ン変換／逆ディスクリートコサイン変換（ＤＣＴ／ＩＤ
ＣＴ）集積回路プロセッサ。 - （４）上記マルチプライヤ／アキュムレータは、複数の
数値の部分積を得るための部分積手段を備えており、上
記部分積は上記係数の最下位ビットに加えられそしてそ
の総和がとられ、上記部分積手段は、上記複数の数値の
部分積と上記係数の次の下位ビットとを繰り返し得てそ
れらの総和がとられるようになっており、加算手段が上
記部分積の総和をとるようになっている請求項１に記載
のディスクリートコサイン変換／逆ディスクリートコサ
イン変換（ＤＣＴ／ＩＤＣＴ）集積回路プロセッサ。 - （５）上記プロセッサは入力データの２倍の速度で動作
し、古いデータが上記メモリの列又は行の読み出し情報
として読み取られるときに新しいデータが上記メモリの
行又は列に記憶され、次々のパスにおいて行及び列の位
置が交換される請求項１に記載のディスクリートコサイ
ン変換／逆ディスクリートコサイン変換変換（ＤＣＴ／
ＩＤＣＴ）集積回路プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US424079 | 1989-10-19 | ||
| US07/424,079 US5053985A (en) | 1989-10-19 | 1989-10-19 | Recycling dct/idct integrated circuit apparatus using a single multiplier/accumulator and a single random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03180965A true JPH03180965A (ja) | 1991-08-06 |
| JP2931389B2 JP2931389B2 (ja) | 1999-08-09 |
Family
ID=23681361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2281729A Expired - Lifetime JP2931389B2 (ja) | 1989-10-19 | 1990-10-19 | 単一のマルチプライヤ／アキュムレータと単一のランダムアクセスメモリを用いてｄｃｔ／ｉｄｃｔ演算を繰り返す集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5053985A (ja) |
| EP (1) | EP0424119A3 (ja) |
| JP (1) | JP2931389B2 (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5416854A (en) | 1990-07-31 | 1995-05-16 | Fujitsu Limited | Image data processing method and apparatus |
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