JPH03181133A - 化合物半導体のエッチング方法 - Google Patents
化合物半導体のエッチング方法Info
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- JPH03181133A JPH03181133A JP32122089A JP32122089A JPH03181133A JP H03181133 A JPH03181133 A JP H03181133A JP 32122089 A JP32122089 A JP 32122089A JP 32122089 A JP32122089 A JP 32122089A JP H03181133 A JPH03181133 A JP H03181133A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、化合物半導体のエツチング方法に関する。
〈従来の技術〉
近赤外光域を発光波長とする半導体レーザ素子は光通信
用光源に用いられる。特に発光波長が１．２ ｇｍ乃至
１．５５μ園のインジウムガリウムヒ素リン（以下１ｎ
ＧａＡｓＰと略記）混晶／インジウムリン（以下１ｎＰ
と略記）系半導体レーザ素子は長距離光通信の光源には
かかせないものになっている。
用光源に用いられる。特に発光波長が１．２ ｇｍ乃至
１．５５μ園のインジウムガリウムヒ素リン（以下１ｎ
ＧａＡｓＰと略記）混晶／インジウムリン（以下１ｎＰ
と略記）系半導体レーザ素子は長距離光通信の光源には
かかせないものになっている。
上記半導体レーザ素子は、その埋め込み部をエツチング
により形成する。従来のエツチング方法を第２図により
説明する。
により形成する。従来のエツチング方法を第２図により
説明する。
図に示す如＜ ＩｎＧａＡｓＰ混晶／ＩｎＰ系半導体レ
ーザ素子の埋め込み部の形成には、（１００）面を表面
に有するＰ型ＩｎＰ基板２と、ｐ型ＩｎＰ基板２上にエ
ピタキシャル成長させたｐ型ＩｎＰ層３と、ｐ型１ｎＰ
層３上にエピタキシャル成長させたＩｎＧａＡｓＰ層４
と、ＩｎにａＡｓＰ層４上にエピタキシャル成長させた
ｎ型１ｎＰ層５とにより威る２重ヘテロ構造のウェハｌ
を用いる。
ーザ素子の埋め込み部の形成には、（１００）面を表面
に有するＰ型ＩｎＰ基板２と、ｐ型ＩｎＰ基板２上にエ
ピタキシャル成長させたｐ型ＩｎＰ層３と、ｐ型１ｎＰ
層３上にエピタキシャル成長させたＩｎＧａＡｓＰ層４
と、ＩｎにａＡｓＰ層４上にエピタキシャル成長させた
ｎ型１ｎＰ層５とにより威る２重ヘテロ構造のウェハｌ
を用いる。
前記ウェハｌを。
■程■「二酸化シリコン層形成」では、前記ウェハ１の
ｎ型１ｎＰ層５上に二酸化シリコン（以下５ｉ０２と略
記）層７を減圧ＣＶＤ法によって形成する。
ｎ型１ｎＰ層５上に二酸化シリコン（以下５ｉ０２と略
記）層７を減圧ＣＶＤ法によって形成する。
工程■「エツチングマスク形成」では、前記５ｉ０２層
７をＩｎＰ基板２の（０１１）方向に沿ッテ１１Ｇ１ｐ
ｍの縞状に加工して、エツチングマスクを形成する。
７をＩｎＰ基板２の（０１１）方向に沿ッテ１１Ｇ１ｐ
ｍの縞状に加工して、エツチングマスクを形成する。
工程■「エツチング」では、前記ウェハ１をブロム１％
−メタノール液に浸漬して、ｎ型１ｎＰ層５ 、 Ｉｎ
ＧａＡｓＰ層４．ｐ型ＩｎＰ層３を順にエツチングする
。
−メタノール液に浸漬して、ｎ型１ｎＰ層５ 、 Ｉｎ
ＧａＡｓＰ層４．ｐ型ＩｎＰ層３を順にエツチングする
。
工程■「洗浄」では、前記ウェハｌを純水洗浄する。
工程■「乾燥」では、前記ウェハｌを遠心乾燥等により
乾燥する。
乾燥する。
の順に処理して、ｎ型ＩｎＰ層５とＩｎＧａＡｓＰ層４
とｐ型ＩｎＰ層３とにより成る埋め込み部を形成する。
とｐ型ＩｎＰ層３とにより成る埋め込み部を形成する。
〈発明が解決しようとする課題〉
しかしながら、上記した従来のブロム−メタノール液を
用いたエツチング方法では、ｎ型１ｎＰ層及びＰ型Ｉｎ
Ｐ層のエツチングが各ＩｎＰ層の（１１１） Ａ面に対
して速く進行して（１１１）Ｂ面に対して遅く進行する
異方性エツチングになる為に各ＩｎＰ層が逆メサ形状に
なる。よって５ｉ０２マスクによるＩｎＧａＡｓＰ層（
活性層）の幅を制御することが難しい、従って導波路と
して働くＩｎＧａＡｓＰ層の寸法がばらつく為に半導体
レーザ素子の発振波長にばらつきが生じてしまう。
用いたエツチング方法では、ｎ型１ｎＰ層及びＰ型Ｉｎ
Ｐ層のエツチングが各ＩｎＰ層の（１１１） Ａ面に対
して速く進行して（１１１）Ｂ面に対して遅く進行する
異方性エツチングになる為に各ＩｎＰ層が逆メサ形状に
なる。よって５ｉ０２マスクによるＩｎＧａＡｓＰ層（
活性層）の幅を制御することが難しい、従って導波路と
して働くＩｎＧａＡｓＰ層の寸法がばらつく為に半導体
レーザ素子の発振波長にばらつきが生じてしまう。
又逆メサ形状になる為にｐ型ＩｎＰを深くエツチングす
るとｐ型ＩｎＰ層の基部で折れてしまう。
るとｐ型ＩｎＰ層の基部で折れてしまう。
更にブロム−メタノール液では、ブロムの揮発性が高い
のでブロム濃度を一定に保つことが難しい、その為にエ
ツチング速度を一定に保つことが難しく、エツチング加
工精度が低くなってしまフ・ 〈課題を解決するための手段〉 本発明は、上記課題を解決するために為に成されたもの
で、レーザ光の発振波長の安定性に優れた半導体レーザ
素子を形成する為の化合物半導体のエツチング方法を提
供することを目的とする。
のでブロム濃度を一定に保つことが難しい、その為にエ
ツチング速度を一定に保つことが難しく、エツチング加
工精度が低くなってしまフ・ 〈課題を解決するための手段〉 本発明は、上記課題を解決するために為に成されたもの
で、レーザ光の発振波長の安定性に優れた半導体レーザ
素子を形成する為の化合物半導体のエツチング方法を提
供することを目的とする。
即ち、ＩｎＧａＡｓＰ混晶／ＩｎＰ系半導体レーザｉ子
のしめ込み部を形成する化合物半導体のエツチング方法
であって、その工程は、半導体レーザ素子を形成するウ
ェハのｎ型ＩｎＰ層上にＳｉＪν層を形成する０次にこ
の５ｉＸＮｖ層をｐ型１ｎＰ基板の（０１１＞方向に泊
って縞状に加工して、Ｓｉ、Ｎｙ層ノエッチングマスク
を形成する。そして前記ウェハを、塩酸とリン酸とを混
合したエツチング液に浸漬してｎＺＪＩｎＰ層を異方性
エツチングしてから純水洗浄して乾燥する０次に前記ウ
ェハを、硫酸と過酸化水素と水とを混合したエツチング
液に浸漬してＩｎＧａＡｓＰ層をエラチンしてから純水
洗浄して乾燥する。さらに前記ウェハを塩酸とリン酸と
を混合したエツチング液に浸漬してＰ型ＩｎＰ層を異方
性エツチングしてから純水洗浄して乾燥するという方法
である。
のしめ込み部を形成する化合物半導体のエツチング方法
であって、その工程は、半導体レーザ素子を形成するウ
ェハのｎ型ＩｎＰ層上にＳｉＪν層を形成する０次にこ
の５ｉＸＮｖ層をｐ型１ｎＰ基板の（０１１＞方向に泊
って縞状に加工して、Ｓｉ、Ｎｙ層ノエッチングマスク
を形成する。そして前記ウェハを、塩酸とリン酸とを混
合したエツチング液に浸漬してｎＺＪＩｎＰ層を異方性
エツチングしてから純水洗浄して乾燥する０次に前記ウ
ェハを、硫酸と過酸化水素と水とを混合したエツチング
液に浸漬してＩｎＧａＡｓＰ層をエラチンしてから純水
洗浄して乾燥する。さらに前記ウェハを塩酸とリン酸と
を混合したエツチング液に浸漬してＰ型ＩｎＰ層を異方
性エツチングしてから純水洗浄して乾燥するという方法
である。
く作用〉
上記した化合物半導体のエツチング方法は、ＩｎＧａＡ
ｓＰ混晶／ＩｎＰ系半導体レーザ素子を形成するｎ型１
ｎＰ層及びｐ型ＩｎＰ層をエツチングするエツチング液
に塩酸とリン酸との混合液を用いたことにより、ＩｎＧ
ａＡｓＰ層をエツチングすることなく、ｎ型１ｎＰ層及
びｐ型ＩｎＰ Ｍの夫々に対して各ＩｎＰ層の（０１１
）面に沿ってエツチングが進行する異方性エツチングを
する。よってｐ型１ｎＰ基板に対して各ＩｎＰ層を略垂
直にエツチングするとともに、Ｓ ｉ、 Ｎ、層のエツ
チングマスク寸法をｎ型ＩｎＰ層に転写する。又ｎ型１
ｎＰ層がエツチングマスク寸法をＩｎＧａＡｓＰ層に転
写する。
ｓＰ混晶／ＩｎＰ系半導体レーザ素子を形成するｎ型１
ｎＰ層及びｐ型ＩｎＰ層をエツチングするエツチング液
に塩酸とリン酸との混合液を用いたことにより、ＩｎＧ
ａＡｓＰ層をエツチングすることなく、ｎ型１ｎＰ層及
びｐ型ＩｎＰ Ｍの夫々に対して各ＩｎＰ層の（０１１
）面に沿ってエツチングが進行する異方性エツチングを
する。よってｐ型１ｎＰ基板に対して各ＩｎＰ層を略垂
直にエツチングするとともに、Ｓ ｉ、 Ｎ、層のエツ
チングマスク寸法をｎ型ＩｎＰ層に転写する。又ｎ型１
ｎＰ層がエツチングマスク寸法をＩｎＧａＡｓＰ層に転
写する。
更にＩｎＧａＡｓＰ層をエツチングするエツチング液に
硫酸と過酸化水素と水との混合液を用いたことにより、
各■！ｌＩＰ層をエツチングすることなくＩｎＧａＡｓ
Ｐ層をエツチングする。
硫酸と過酸化水素と水との混合液を用いたことにより、
各■！ｌＩＰ層をエツチングすることなくＩｎＧａＡｓ
Ｐ層をエツチングする。
従ってｎ型ＩｎＰ層、 ＩｎＧａＡｓＰ層及びｐ型Ｉｎ
Ｐ層で形成される埋め込み部を、エツチングマスク寸法
を転写した寸法でかつ略矩形に形成する。
Ｐ層で形成される埋め込み部を、エツチングマスク寸法
を転写した寸法でかつ略矩形に形成する。
（実施例〉
本発明の実施例を第１図に示す化合物半導体のエツチン
グ方法の工程図により説明する。
グ方法の工程図により説明する。
図に示す如く、（Ｚｏｏ）面を表面に有するｐ型ＩｎＰ
基板２の表面にエピタキシャル成長させたｐ型ＩｎＰ層
３を形成する。更に前記ｐ型ＩｎＰ層３上にはエピタキ
シャル成長させたＩｎＧａＡｓＰ層４を形成する。そし
て更に前記ＩｎＧａＡｓＰ層４上にはエピタキシャル成
長させたｎ型ＩｎＰ層５を形成して、２重ヘテロ構造の
ＩｎＧａＡｓＰ混晶／ＩｎＰ系ウェハｌを形つする。
基板２の表面にエピタキシャル成長させたｐ型ＩｎＰ層
３を形成する。更に前記ｐ型ＩｎＰ層３上にはエピタキ
シャル成長させたＩｎＧａＡｓＰ層４を形成する。そし
て更に前記ＩｎＧａＡｓＰ層４上にはエピタキシャル成
長させたｎ型ＩｎＰ層５を形成して、２重ヘテロ構造の
ＩｎＧａＡｓＰ混晶／ＩｎＰ系ウェハｌを形つする。
前記各エピタキシャル成長方法には、有機金属気相エピ
タキシー（ＭＯＶＰＥ）や分子線エピタキシー（ＭＢＥ
）等が用いられる。
タキシー（ＭＯＶＰＥ）や分子線エピタキシー（ＭＢＥ
）等が用いられる。
前記ウェハｌを用いて以下の工程により半導体レーザの
埋め込み部を形成する。
埋め込み部を形成する。
工程■「窒化シリコン層形成」では、前記ウェハ１のｎ
型ＩｎＰ層５上に窒化シリコン（以下Ｓｉ、Ｎｙ と略
記）層６を形成する。このＳｉ、Ｎｙ層６は減圧ＣＶＤ
法等により形成される。
型ＩｎＰ層５上に窒化シリコン（以下Ｓｉ、Ｎｙ と略
記）層６を形成する。このＳｉ、Ｎｙ層６は減圧ＣＶＤ
法等により形成される。
■程■「エツチングマスク形成」では、前記Ｓ ｉ、
Ｍｙ層６を所定幅であって前記ｐ型１ｎＰ基板２の（０
１１＞方向に沿った縞状に加工する。この加工では、例
えばホトリソグラフィー法によりエツチングマスクパタ
ーンを形成して、エツチングにより５ＩＸＮｙ Ｍ６を
加工する。
Ｍｙ層６を所定幅であって前記ｐ型１ｎＰ基板２の（０
１１＞方向に沿った縞状に加工する。この加工では、例
えばホトリソグラフィー法によりエツチングマスクパタ
ーンを形成して、エツチングにより５ＩＸＮｙ Ｍ６を
加工する。
工程■「ｎ型ＩｎＰ層のエツチング」では、前記ウェハ
１を塩酸とリン酸とを混合したエツチング液に浸漬して
、前記ｎ型１ｎＰ層５をエツチングする。この時前記５
ｉｘＮ、層６がエツチングマスクに威る。又前記エツチ
ング液では、塩酸の容積混合比を４０％以上６０％以下
にして残部をリン酸にすることが望ましい、塩酸の容積
混合比が４０％未満になると、エツチング速度が遅くな
って、ｎ型ＩｎＰ層５のアンダーカット量が大きくなる
。一方塩酸の容積混合比が６０％を超えると、エツチン
グ速度が速くなり過ぎて、寸法精度が低下してしまう。
１を塩酸とリン酸とを混合したエツチング液に浸漬して
、前記ｎ型１ｎＰ層５をエツチングする。この時前記５
ｉｘＮ、層６がエツチングマスクに威る。又前記エツチ
ング液では、塩酸の容積混合比を４０％以上６０％以下
にして残部をリン酸にすることが望ましい、塩酸の容積
混合比が４０％未満になると、エツチング速度が遅くな
って、ｎ型ＩｎＰ層５のアンダーカット量が大きくなる
。一方塩酸の容積混合比が６０％を超えると、エツチン
グ速度が速くなり過ぎて、寸法精度が低下してしまう。
更にエツチング面５ａにエッチピットが析出してしまう
。
。
又前記エツチング液の温度は、０℃以上２５℃以下が好
ましい、０℃より低い温度ではエツチング速度が遅くな
り過ぎて、アンダーカット量が大きくなる。一方２５℃
を超える温度ではエツチング速度が速すぎてエツチング
量の制御が困難になる。
ましい、０℃より低い温度ではエツチング速度が遅くな
り過ぎて、アンダーカット量が大きくなる。一方２５℃
を超える温度ではエツチング速度が速すぎてエツチング
量の制御が困難になる。
よって寸法精度が得られなくなる。又エツチング面５ａ
が粗れてしまう。
が粗れてしまう。
■程■「洗浄」では、前記ウェハｌを純水により洗浄す
る。
る。
工程■「乾燥」では、前記ウェハｌを遠心乾燥等により
乾燥する。
乾燥する。
工程■ｒ ＩｎＧａＡｓＰ層のエツチング」では、前記
ウェハｌを硫酸と過酸化水素と水とを混合したエツチン
グ液に浸漬して、前記ＩｎＧａＡｓＰ層４をエツチング
する。この時前記ｎ型１ｎＰ層５がエツチングマスクに
威る。又前記エツチング液では、硫酸と過酸化水素と水
との容積混合比が１０：１：ｌのものを用いた。当然の
ことながら、各液の容積混合比は限定されるものではな
く、硫酸の容積混合比が過酸化水素や水の容積混合比よ
りも高いものであれば良い。一方硫酸の容積混合比が過
酸化水素の容積混合比よりも低くなると、過酸化水素に
よる酸化速度によってエツチング速度が律速される為に
エツチング速度が速くなる。又結晶面によって酸化速度
が異なる為に異方性エツチングになる。よってＩｎＧａ
ＡｓＰ層４の寸法制御が難しくなる。
ウェハｌを硫酸と過酸化水素と水とを混合したエツチン
グ液に浸漬して、前記ＩｎＧａＡｓＰ層４をエツチング
する。この時前記ｎ型１ｎＰ層５がエツチングマスクに
威る。又前記エツチング液では、硫酸と過酸化水素と水
との容積混合比が１０：１：ｌのものを用いた。当然の
ことながら、各液の容積混合比は限定されるものではな
く、硫酸の容積混合比が過酸化水素や水の容積混合比よ
りも高いものであれば良い。一方硫酸の容積混合比が過
酸化水素の容積混合比よりも低くなると、過酸化水素に
よる酸化速度によってエツチング速度が律速される為に
エツチング速度が速くなる。又結晶面によって酸化速度
が異なる為に異方性エツチングになる。よってＩｎＧａ
ＡｓＰ層４の寸法制御が難しくなる。
工程■「洗浄」では、前記ウェハｌを純水洗浄する。
工程■「乾燥」では、前記ウェハｌを遠心乾燥等により
乾燥する。
乾燥する。
工程■「ｐ型ＩｎＰ層のニー２チング」では、前記ウェ
ハｌを塩酸とリン酸とを混合したニー７チンダ液にｆｉ
漬して、前記ｐ型ＩｎＰ層３をエツチングする。この時
前記１ｎＧａＡ＋Ｐ層４がエツチングマスクになる。又
このエツチング液は、前記工程■で説明したエツチング
液と同様のものであるので詳細な説明は省略する。
ハｌを塩酸とリン酸とを混合したニー７チンダ液にｆｉ
漬して、前記ｐ型ＩｎＰ層３をエツチングする。この時
前記１ｎＧａＡ＋Ｐ層４がエツチングマスクになる。又
このエツチング液は、前記工程■で説明したエツチング
液と同様のものであるので詳細な説明は省略する。
工程［相］「洗浄」では、前記ウェハ１を純水洗浄する
。
。
工程０「乾燥」では、前記ウェハｌを遠心乾燥等により
乾燥する。
乾燥する。
上記した様に、工程の乃至工程Ｏを順に行うことによっ
てｎ型１ｎＰ層５とＩｎＧａＡｓＰ層４とＰ型ＩｎＰ層
３とによりなる半導体レーザ素子の埋め込み部が形成さ
れる。
てｎ型１ｎＰ層５とＩｎＧａＡｓＰ層４とＰ型ＩｎＰ層
３とによりなる半導体レーザ素子の埋め込み部が形成さ
れる。
次に前記ｎ型ＩｎＰ層５及びＰ型１ｎＰ暦３をエツチン
グする塩酸とリン酸とを混合したエツチング液の作用に
ついて説明する。
グする塩酸とリン酸とを混合したエツチング液の作用に
ついて説明する。
このエツチング液では、塩酸によって各１ｎＰ層３．５
が（０１１）面に沿って（ｌ ｌ １）面方向に異方性
エツチングされる為に、各ＩｎＰ層３，５はＩｎＰ基板
２に対して垂直にエツチングされる。
が（０１１）面に沿って（ｌ ｌ １）面方向に異方性
エツチングされる為に、各ＩｎＰ層３，５はＩｎＰ基板
２に対して垂直にエツチングされる。
又リン酸によって各ＩｎＰ層３，５は（０１１）面方向
にエツチングが進行する。しかしそのエツチング速度が
塩酸による（１１１）面方向のエツチング速度に比較し
て極めて遅い為に、アンダーカット量が小さくなり、又
（０１１）面のエツチング面が鏡面又は亜鏡面になる。
にエツチングが進行する。しかしそのエツチング速度が
塩酸による（１１１）面方向のエツチング速度に比較し
て極めて遅い為に、アンダーカット量が小さくなり、又
（０１１）面のエツチング面が鏡面又は亜鏡面になる。
（発明の効果〉
以上、説明した様に０本発明によれば、塩酸とリン酸と
を混合したエツチング液でｎ型ＩｎＰ層及びｐ型ＩｎＰ
層をエツチングしたので、各ＩｎＰ層のエツチング面を
ＩｎＰ基板に対して略垂直に形成できる。又エツチング
マスク寸法を略垂直に形成したｎ型ＩｎＰ層を介してＩ
ｎＧａＡｓＰ層に転写することができるので、活性層と
なるＩｎＧａＡｓＰ層の寸法精度が向上できる。よって
ＩｎＧａＡｓＰ混晶／ＩｎＰ系半導体レーザ素子の埋め
込み部の形状精度及び寸法精度が向上できるのでウェハ
上に形成した各半導体レーザ素子毎の発振波長のばらつ
きが防止できる。
を混合したエツチング液でｎ型ＩｎＰ層及びｐ型ＩｎＰ
層をエツチングしたので、各ＩｎＰ層のエツチング面を
ＩｎＰ基板に対して略垂直に形成できる。又エツチング
マスク寸法を略垂直に形成したｎ型ＩｎＰ層を介してＩ
ｎＧａＡｓＰ層に転写することができるので、活性層と
なるＩｎＧａＡｓＰ層の寸法精度が向上できる。よって
ＩｎＧａＡｓＰ混晶／ＩｎＰ系半導体レーザ素子の埋め
込み部の形状精度及び寸法精度が向上できるのでウェハ
上に形成した各半導体レーザ素子毎の発振波長のばらつ
きが防止できる。
又ＩｎＰ １ｆ！を垂直にエツチングできる為に、埋め
込み部の断面形状が略矩形状になるので、基部で折れな
くなる。
込み部の断面形状が略矩形状になるので、基部で折れな
くなる。
更に、エツチング液が不揮発性溶液である為に、エツチ
ング液の濃度を一定に保ち易くなり、常に安定したエツ
チング性能を得ることができる。
ング液の濃度を一定に保ち易くなり、常に安定したエツ
チング性能を得ることができる。
化合物半導体のエツチング方法の上
第１図は、
程図、
第２図は、
る。
ｌ…ウェハ。
３・・・Ｐ型ＩｎＰ層。
５・・・ｎ型ＩｎＰ層。
従来のエツチング方法の説明図であ
２・・・ｐ型ＩｎＰ基板。
４−−− ＩｎＣｌａＡｓＰ層。
６・・・Ｓｉ、Ｎｙ層。
Claims (1)
- 【特許請求の範囲】 （１００）面を表面に有するｐ型インジウムリン基板と
、 前記ｐ型インジウムリン基板上にエピタキシャル成長さ
せたｐ型インジウムリン層と、 前記ｐ型インジウムリン層上にエピタキシャル成長させ
たインジウムガリウムヒ素リン混晶層と、 前記インジウムガリウムヒ素リン混晶層上にエピタキシ
ャル成長させたｎ型インジウムリン層とにより成る２重
ヘテロ構造のウェハに半導体レーザ素子の埋め込み部を
形成する化合物半導体のエッチング方法であつて、 工程（１）：前記ウェハのｎ型インジウムリン層上に窒
化シリコン層を形成する、 工程（２）：前記窒化シリコン層を前記インジウムリン
基板の〈０１１〉方向に沿った縞状に加工して、エッチ
ングマスクを形成する、 工程（３）：前記ウェハを塩酸とリン酸とを混合したエ
ッチング液に浸漬して前記ｎ型インジウムリン層をエッ
チングする、 工程（４）：前記ウェハを純水洗浄する、 工程（５）：前記ウェハを乾燥する、 工程（６）：前記ウェハを硫酸と過酸化水素と水とを混
合したエッチング液に浸漬して前記インジウムガリウム
ヒ素リン層をエッチングする、 工程（７）：前記ウェハを純水洗浄する、 工程（８）：前記ウェハを乾燥する、 工程（９）：前記ウェハを塩酸とリン酸とを混合したエ
ッチング液に浸漬して前記ｐ型インジウムリン層をエッ
チングする、 工程（１０）：前記ウェハを純水洗浄する、工程（１１
）：前記ウェハを乾燥する、 より成る工程（１）乃至工程（１１）を順に行うことを
特徴とする化合物半導体のエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32122089A JPH03181133A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32122089A JPH03181133A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181133A true JPH03181133A (ja) | 1991-08-07 |
Family
ID=18130149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32122089A Pending JPH03181133A (ja) | 1989-12-11 | 1989-12-11 | 化合物半導体のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049544A1 (de) * | 1998-03-25 | 1999-09-30 | Infineon Technologies Ag | Verfahren zur herstellung eines stegwellenleiters in iii-v-verbindungshalbleiter-schichtstrukturen und halbleiterlaservorrichtung besonders für niedere serienwiderstände |
| JP2013051331A (ja) * | 2011-08-31 | 2013-03-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1989
- 1989-12-11 JP JP32122089A patent/JPH03181133A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049544A1 (de) * | 1998-03-25 | 1999-09-30 | Infineon Technologies Ag | Verfahren zur herstellung eines stegwellenleiters in iii-v-verbindungshalbleiter-schichtstrukturen und halbleiterlaservorrichtung besonders für niedere serienwiderstände |
| JP2013051331A (ja) * | 2011-08-31 | 2013-03-14 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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