JPH03181247A - ハイウエイ上の時分割多重通信方法及びこの通信方法に使用される装置 - Google Patents
ハイウエイ上の時分割多重通信方法及びこの通信方法に使用される装置Info
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- JPH03181247A JPH03181247A JP1319022A JP31902289A JPH03181247A JP H03181247 A JPH03181247 A JP H03181247A JP 1319022 A JP1319022 A JP 1319022A JP 31902289 A JP31902289 A JP 31902289A JP H03181247 A JPH03181247 A JP H03181247A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、構内交換機等の機能分散により、主制御部と
複数の周辺制御部との制御信号の伝送を時分割多重で行
うハイウェイ上の時分割多重通信方法及びこの通信方法
に使用される装置に関するものである。
複数の周辺制御部との制御信号の伝送を時分割多重で行
うハイウェイ上の時分割多重通信方法及びこの通信方法
に使用される装置に関するものである。
［従来の技術］
従来、構内交換機又は釦電話等で時分割によるハイウェ
イを用いた制御信号の伝送方法は、１端末当り数ビット
を特定のハイウェイ上のタイムスロットに割り当てるこ
とにより実現されている。
イを用いた制御信号の伝送方法は、１端末当り数ビット
を特定のハイウェイ上のタイムスロットに割り当てるこ
とにより実現されている。
［発明が解決しようとしている課題］
しかしながら、従来の伝送方法では、端末が増加した場
合に多数のタイムスロットを専有してしまう欠点があっ
た。又、複雑な情報を授受するためには、多数のビット
を使用するか、あるいはＨＤＬＣ等のシリアル通信を用
いる必要があり、装置の構成が複雑になってしまう。
合に多数のタイムスロットを専有してしまう欠点があっ
た。又、複雑な情報を授受するためには、多数のビット
を使用するか、あるいはＨＤＬＣ等のシリアル通信を用
いる必要があり、装置の構成が複雑になってしまう。
本発明は、前記従来例の欠点を除去し、端末の増加等に
よるシステムの拡大あるいは情報量の増大による通信制
御線や回路の追加をなくしたハイウェイ上の時分割多重
通信方法を提供する。
よるシステムの拡大あるいは情報量の増大による通信制
御線や回路の追加をなくしたハイウェイ上の時分割多重
通信方法を提供する。
又、上記通信方式を実現する主局及び従局の送受信装置
を提供する。
を提供する。
［課題を解決するための手段］
この課題を解決するために、本発明のハイウェイ上の時
分割多重方法は、上り下りの１対のハイウェイと、前記
ハイウェイに接続された主局と、前記ハイウェイに接続
された複数の従局とから構成される通信システムにおけ
るハイウェイ上の時分割多重通信方法であって、 前記主局が前記下りハイウェイの特定のスロット上に前
記従局のアドレスを示す値を順次出力し、前記従局のア
ドレスと前記従局が有する自局アドレスとが一致する場
合のみに、前記従局の制御信号を前記上りハイウェイの
特定スロット上に出力する。
分割多重方法は、上り下りの１対のハイウェイと、前記
ハイウェイに接続された主局と、前記ハイウェイに接続
された複数の従局とから構成される通信システムにおけ
るハイウェイ上の時分割多重通信方法であって、 前記主局が前記下りハイウェイの特定のスロット上に前
記従局のアドレスを示す値を順次出力し、前記従局のア
ドレスと前記従局が有する自局アドレスとが一致する場
合のみに、前記従局の制御信号を前記上りハイウェイの
特定スロット上に出力する。
ここで、前記従局のアドレスは前記従局数に対応して所
定周期で繰り返される。
定周期で繰り返される。
更に、前記上りハイウェイに従局よりの制御信号を検出
した場合に前記従局のアドレスの変更を中止し、必要量
の制御信号の伝送後に前記従局アドレスの変更を再開す
る。
した場合に前記従局のアドレスの変更を中止し、必要量
の制御信号の伝送後に前記従局アドレスの変更を再開す
る。
又、本発明の主局の送受信装置は、上り下りの１対のハ
イウェイと、前記ハイウェイに接続された主局と、前記
ハイウェイに接続された複数の従局とから構成される通
信システムにおける主局の送受信装置であって、 前記従局の７ドレスを示す値を順次発生して、前記下り
ハイウェイの特定のスロット上に出力する従局アドレス
出力手段と、前記従局よりの制御信号の受信を監視する
制御信号監視手段と、該制御信号の受信に基づいて、前
記従局アドレス出力手段の前記従局アドレスの変更を停
止する変更停止手段と、必要量の前記制御信号の受信後
に、前記従局アドレスの変更を再開する変更再開手段と
を備える。
イウェイと、前記ハイウェイに接続された主局と、前記
ハイウェイに接続された複数の従局とから構成される通
信システムにおける主局の送受信装置であって、 前記従局の７ドレスを示す値を順次発生して、前記下り
ハイウェイの特定のスロット上に出力する従局アドレス
出力手段と、前記従局よりの制御信号の受信を監視する
制御信号監視手段と、該制御信号の受信に基づいて、前
記従局アドレス出力手段の前記従局アドレスの変更を停
止する変更停止手段と、必要量の前記制御信号の受信後
に、前記従局アドレスの変更を再開する変更再開手段と
を備える。
又、本発明の主局の送受信装置は、上り下りの１対のハ
イウェイと、前記ハイウェイに接続された主局と、前記
ハイウェイに接続された複数の従局とから構成される通
信システムにおける主局の送受信装置であって、 特定の自局アドレスを記憶する自局アドレス記憶手段と
、前記下りハイウェイの特定のスロット上の前記従局ア
ドレスと、前記自局アドレスを比較するアドレス比較手
段と、該アドレスが一致する場合に、制御信号を前記上
りハイウェイの所定スロット上に出力する制御信号出力
手段とを備える。
イウェイと、前記ハイウェイに接続された主局と、前記
ハイウェイに接続された複数の従局とから構成される通
信システムにおける主局の送受信装置であって、 特定の自局アドレスを記憶する自局アドレス記憶手段と
、前記下りハイウェイの特定のスロット上の前記従局ア
ドレスと、前記自局アドレスを比較するアドレス比較手
段と、該アドレスが一致する場合に、制御信号を前記上
りハイウェイの所定スロット上に出力する制御信号出力
手段とを備える。
［作用］
かかる構成において、時分割多重の通信路としてのハイ
ウェイを制御信号の伝送に用い、さらに端末数の増大に
よるタイムスロットの有効活用と制御情報の複雑化とに
対応するために、複数のタイムスロットを用いて情報量
を拡大し、かつ従局アドレスをフレーム同期で出力し、
従局の出力により停止して主局の制御により再開させる
ことにより、端末間の信号の衝突の問題を解決している
。
ウェイを制御信号の伝送に用い、さらに端末数の増大に
よるタイムスロットの有効活用と制御情報の複雑化とに
対応するために、複数のタイムスロットを用いて情報量
を拡大し、かつ従局アドレスをフレーム同期で出力し、
従局の出力により停止して主局の制御により再開させる
ことにより、端末間の信号の衝突の問題を解決している
。
［実施例］
以下添付図面に従って、本発明の詳細な説明する。
第７図は構内交換機の従来例を示す概念図である。８１
は呼処理制御を行なうＣＰＵで、時分割スイッチ８２に
よる交換をしたり、周辺制御部（回線制御部を含む）８
６への制御を制御線８４を用いて行なう、制御線７４は
周辺装置を選択するアドレス線、データ線、リード／ラ
イト線等の複数のバスである０周辺制御部８６は端末８
７を制御している。最近は端末への出力情報が多くなる
傾向にあり、ＣＰＵ８１からの情報も多くなっている。
は呼処理制御を行なうＣＰＵで、時分割スイッチ８２に
よる交換をしたり、周辺制御部（回線制御部を含む）８
６への制御を制御線８４を用いて行なう、制御線７４は
周辺装置を選択するアドレス線、データ線、リード／ラ
イト線等の複数のバスである０周辺制御部８６は端末８
７を制御している。最近は端末への出力情報が多くなる
傾向にあり、ＣＰＵ８１からの情報も多くなっている。
又、通信速度を上げる為に、さらにＣＰＵ８１と周辺制
御部８６の間にはインタラブド線やＤＭＡ制御線等を必
要とする。
御部８６の間にはインタラブド線やＤＭＡ制御線等を必
要とする。
第１図は本実施例の構内交換機の概念図である。本実施
例では制御線８４による制御信号の伝送ではなく、入ハ
イウエイ／出ハイウェイ５により通信路３を通って制御
信号は周辺制御部（回線制御部を含む）６へと伝送され
る。１は呼処理制御制御用のＣＰＵで、周辺制御部６へ
従局アドレスを送るための従局アドレス発生部を有する
。一方、周辺制御部６は自局アドレス６ａを有する。
例では制御線８４による制御信号の伝送ではなく、入ハ
イウエイ／出ハイウェイ５により通信路３を通って制御
信号は周辺制御部（回線制御部を含む）６へと伝送され
る。１は呼処理制御制御用のＣＰＵで、周辺制御部６へ
従局アドレスを送るための従局アドレス発生部を有する
。一方、周辺制御部６は自局アドレス６ａを有する。
第２図は、ハイウェイ上のタイムスロットを表わしてい
る。ｌタイムスロット２１は８ビツトよりなり、−例と
して１フレーム２０は３２タイムスロツトよりなってい
る。電話においては、フレーム周期は８ Ｋ Ｈｚであ
るから、８ビツト×３２スロツトｘ８ＫＨｚ ＝２．
０４８ＭＨ２の周波数上に時分割多重されている。
る。ｌタイムスロット２１は８ビツトよりなり、−例と
して１フレーム２０は３２タイムスロツトよりなってい
る。電話においては、フレーム周期は８ Ｋ Ｈｚであ
るから、８ビツト×３２スロツトｘ８ＫＨｚ ＝２．
０４８ＭＨ２の周波数上に時分割多重されている。
第３図は本実施例におけるハイウェイ上のフレームを表
している。上のフレームは主局より従局、即ち主制御部
より周辺端末制御部への下りハイウェイであり、下のフ
レームは逆の上りハイウェイである。従局が自局アドレ
スをセットしてデータを出力すると、時分割スイッチ２
内ではこれを従局アドレスと比較し、下りハイウェイ上
の従局アドレスと一致すると、次のスロットタイミング
で上りハイウェイに制御信号３３を送出することになる
。
している。上のフレームは主局より従局、即ち主制御部
より周辺端末制御部への下りハイウェイであり、下のフ
レームは逆の上りハイウェイである。従局が自局アドレ
スをセットしてデータを出力すると、時分割スイッチ２
内ではこれを従局アドレスと比較し、下りハイウェイ上
の従局アドレスと一致すると、次のスロットタイミング
で上りハイウェイに制御信号３３を送出することになる
。
第４図、第５図に主局及び従局の制御信号送受信回路を
示す。第４図は主局側で、出力は各フレームの下りハイ
ウェイの制御信号タイムスロットに送り出し、入力は上
りハイウェイの制御信号タイムスロットに来る全ての制
御信号を受は取る。
示す。第４図は主局側で、出力は各フレームの下りハイ
ウェイの制御信号タイムスロットに送り出し、入力は上
りハイウェイの制御信号タイムスロットに来る全ての制
御信号を受は取る。
図中、４１はフレーム同期信号（ＳＹＮＣ）５１と、フ
レーム周波数のクロック（ＣＬＯＣＫ）５２より、第３
図の従局アドレス３１の退出タイミング６１と、制御情
報３２．３３の入出力タイミング６１を作り出すための
タイミング回路、４２は制御信号送出用のＦＩＦＯバッ
ファ、４３は制御信号受信用のＦＩＦＯバッファである
。４４は入ハイウェイ、４５は出ハイウェイ、４６は入
出力ＦＩＦＯ４２，４３へのデータセット及び読み出し
の為のデータバス、４７はデータが送出されることによ
り制御信号出力用ＦＩＦ○４２が空になったことを示す
エンプティ信号、４８は制御信号の入力がＦ Ｉ ＦＯ
４３に有ることを示すフル信号である。
レーム周波数のクロック（ＣＬＯＣＫ）５２より、第３
図の従局アドレス３１の退出タイミング６１と、制御情
報３２．３３の入出力タイミング６１を作り出すための
タイミング回路、４２は制御信号送出用のＦＩＦＯバッ
ファ、４３は制御信号受信用のＦＩＦＯバッファである
。４４は入ハイウェイ、４５は出ハイウェイ、４６は入
出力ＦＩＦＯ４２，４３へのデータセット及び読み出し
の為のデータバス、４７はデータが送出されることによ
り制御信号出力用ＦＩＦ○４２が空になったことを示す
エンプティ信号、４８は制御信号の入力がＦ Ｉ ＦＯ
４３に有ることを示すフル信号である。
５３はハイウェイと入出力ＦＩＦＯのインタフェース、
及び周期信号５１のタイミングで従局アドレス発生回路
５４からの従局アドレスを第３図の従局アドレス３１の
タイミングで出力する為のインタフェース回路である。
及び周期信号５１のタイミングで従局アドレス発生回路
５４からの従局アドレスを第３図の従局アドレス３１の
タイミングで出力する為のインタフェース回路である。
５５は図示しない主局の制御回路が、現在のアドレスを
見るためのデータと従局アドレス発生回路５４をスター
トさせるための制御信号とを送る信号線である。５６．
５７は制御信号の入出力タイミングクロックであり、こ
のタイミングでＦＩＦ○４２．４３は信号線５８．５９
よりハイウェイに接続される。
見るためのデータと従局アドレス発生回路５４をスター
トさせるための制御信号とを送る信号線である。５６．
５７は制御信号の入出力タイミングクロックであり、こ
のタイミングでＦＩＦ○４２．４３は信号線５８．５９
よりハイウェイに接続される。
制御信号入力が入ハイウェイに存在すると、インタフェ
ース回路５３はこれを検知してＦＩＦＯ４３に入力し、
同時に従局アドレス発生回路５４のアドレススキャンを
止める。そして、現在の従局アドレスを有する従局から
の必要量の制御信号を受は取ると、再びスキャンを開始
する。
ース回路５３はこれを検知してＦＩＦＯ４３に入力し、
同時に従局アドレス発生回路５４のアドレススキャンを
止める。そして、現在の従局アドレスを有する従局から
の必要量の制御信号を受は取ると、再びスキャンを開始
する。
第５図は従局の制御信号入出力回路である。
機能が第４図に対応するものは、第４図と同じ参照番号
にしである。ここでは、異なる構成部分について説明す
る。
にしである。ここでは、異なる構成部分について説明す
る。
４９はハイウェイと入出力ＦＩＦＯ４２，４３とのイン
タフェース回路であるが、図示されない従局制御部より
制御信号線５０を介して自局アドレス４９ａに自局アド
レスをセットすることにより、主局からの入ハイウェイ
４４の従局アドレスタイムスロットの従局アドレス３１
の値と比較して、一致したときに以後の定められた制御
信号出力タイムスロット３３のタイミングに制御出力Ｆ
Ｉ ＦＯ４２のデータを送り、出ハイウェイ４５に送
り出す。
タフェース回路であるが、図示されない従局制御部より
制御信号線５０を介して自局アドレス４９ａに自局アド
レスをセットすることにより、主局からの入ハイウェイ
４４の従局アドレスタイムスロットの従局アドレス３１
の値と比較して、一致したときに以後の定められた制御
信号出力タイムスロット３３のタイミングに制御出力Ｆ
Ｉ ＦＯ４２のデータを送り、出ハイウェイ４５に送
り出す。
前述のように、主局は従局アドレス発生回路５４による
従局のアドレスを自動的にスキャンし、従局では前記従
局アドレスを監視し、一致した時に以後の制御信号退出
タイムスロットでハイウェイを使って主局に制御信号を
出力することになる。
従局のアドレスを自動的にスキャンし、従局では前記従
局アドレスを監視し、一致した時に以後の制御信号退出
タイムスロットでハイウェイを使って主局に制御信号を
出力することになる。
一方、主局側は従局よりの制御信号を受けると、従局ア
ドレス発生回路５４が止って両者の通信がリンクされる
ことになる。主局側より送出する場合には、あらためて
従局アドレスのスキャンを止めて指定した従局アドレス
をセットしても良いし、従局の応答により自動的に停止
してもよい０通信が終った後に従局アドレスのスキャン
を再開することにより、再び従局アドレスの発生を行な
うことが出来る。
ドレス発生回路５４が止って両者の通信がリンクされる
ことになる。主局側より送出する場合には、あらためて
従局アドレスのスキャンを止めて指定した従局アドレス
をセットしても良いし、従局の応答により自動的に停止
してもよい０通信が終った後に従局アドレスのスキャン
を再開することにより、再び従局アドレスの発生を行な
うことが出来る。
フレーム周期は、例えば前述のように８ Ｋ Ｈｚとす
ると、従局即ち周辺制御部の数が２０とじでも・最大２
．５ｍ５ｃｅ待てば通信が可能となり、以後は原理的に
１２５ｍ５ｃｅ間隔での信号退出が可となり、実用上充
分である。また、複数バイトのデータを送れる為に実効
伝送速度を上げるので、１つのハイウェイ上に複数の従
局アドレスタイムスロットと制御情報スロットとを設け
ても、通信効率を改善することが出来る。
ると、従局即ち周辺制御部の数が２０とじでも・最大２
．５ｍ５ｃｅ待てば通信が可能となり、以後は原理的に
１２５ｍ５ｃｅ間隔での信号退出が可となり、実用上充
分である。また、複数バイトのデータを送れる為に実効
伝送速度を上げるので、１つのハイウェイ上に複数の従
局アドレスタイムスロットと制御情報スロットとを設け
ても、通信効率を改善することが出来る。
第６図は前記説明を補助する為のもので、従局アドレス
に注目してフレームとデータのやりとりにの関連ついて
示している。左側が主局で右側が従局である。
に注目してフレームとデータのやりとりにの関連ついて
示している。左側が主局で右側が従局である。
７１で主局が従局アドレスをスキャンスタートし、フレ
ーム毎に従局アドレスが変化していく、今７２でアドレ
ス”２”の従局がデータをセットすると、従局アドレス
と一致するフレームを検出した時点で、データはタイミ
ング７３で退出され、主局に７４でデータが送られる。
ーム毎に従局アドレスが変化していく、今７２でアドレ
ス”２”の従局がデータをセットすると、従局アドレス
と一致するフレームを検出した時点で、データはタイミ
ング７３で退出され、主局に７４でデータが送られる。
主局にデータが送出されると、従局アドレス発生回路５
４が止ってスキャンが停止し、主／従局の通信が開始す
る０通信が終了したら、７５で主局が再び従局アドレス
のスキャンを開始することにより、再度従局アドレスの
スキャンが出来る。
４が止ってスキャンが停止し、主／従局の通信が開始す
る０通信が終了したら、７５で主局が再び従局アドレス
のスキャンを開始することにより、再度従局アドレスの
スキャンが出来る。
尚、データを送出していない時には、通常ハイウェイが
“１”になっているので、Ｆ Ｆ Ｈのデータは無信号
と同じである。従って、制御信号開始タイムスロット上
のＦＦＨ以外の信号を検出することにより、ハイウェイ
上のデータの有／無を検出するのが望ましい。
“１”になっているので、Ｆ Ｆ Ｈのデータは無信号
と同じである。従って、制御信号開始タイムスロット上
のＦＦＨ以外の信号を検出することにより、ハイウェイ
上のデータの有／無を検出するのが望ましい。
従来、周辺制御部の制御信号をバス制御しており、多数
の専用信号を必要していた。又、タイムスロットを使う
方法も、周辺制御部の専用タイムスロットに対応させて
いた為に、周辺制御部の増大又は信号県の増加に対して
、回路の増加があったが、本発明では何ら専用線を増加
することなく解決することが可能であり効果は大である
。
の専用信号を必要していた。又、タイムスロットを使う
方法も、周辺制御部の専用タイムスロットに対応させて
いた為に、周辺制御部の増大又は信号県の増加に対して
、回路の増加があったが、本発明では何ら専用線を増加
することなく解決することが可能であり効果は大である
。
［発明の効果］
本発明により、端末の増加等によるシステムの拡大ある
いは情報量の増大による通信制御線や回路の追加をなく
したハイウェイ上の時分割多重通信方法を提供できる。
いは情報量の増大による通信制御線や回路の追加をなく
したハイウェイ上の時分割多重通信方法を提供できる。
又、上記通信方式を実現する主局及び従局の送受信装置
を提供できる。
を提供できる。
第１図は本実施例の構内交換機の概念図、第２図はフレ
ームを説明する図、 第３図は上り下りハイウェイの制御情報をのせる為のタ
イムスロットを説明する図、第４図は主局の送受信回路
を示す図、 第５図は従局の送受信回路を示す図、 第６図は通信のリンクを説明する図、 第７図は従来の構内交換機の概念図である。 図中、１・・・ＣＰＵ、ｌａ・・・従局アドレス発生部
、２・・・時分割スイッチ、３・・・通信線、４・・・
制御線、５・・・上り下りハイウェイ、６・・・周辺制
御部（回線制御部）、６ａ・・・自局アドレス、７・・
・電話端末である。
ームを説明する図、 第３図は上り下りハイウェイの制御情報をのせる為のタ
イムスロットを説明する図、第４図は主局の送受信回路
を示す図、 第５図は従局の送受信回路を示す図、 第６図は通信のリンクを説明する図、 第７図は従来の構内交換機の概念図である。 図中、１・・・ＣＰＵ、ｌａ・・・従局アドレス発生部
、２・・・時分割スイッチ、３・・・通信線、４・・・
制御線、５・・・上り下りハイウェイ、６・・・周辺制
御部（回線制御部）、６ａ・・・自局アドレス、７・・
・電話端末である。
Claims (5)
- （１）上り下りの１対のハイウェイと、前記ハイウェイ
に接続された主局と、前記ハイウェイに接続された複数
の従局とから構成される通信システムにおけるハイウェ
イ上の時分割多重通信方法であつて、 前記主局が前記下りハイウェイの特定のスロット上に前
記従局のアドレスを示す値を順次出力し、 前記従局のアドレスと前記従局が有する自局アドレスと
が一致する場合のみに、前記従局の制御信号を前記上り
ハイウェイの特定スロット上に出力することを特徴とす
るハイウェイ上の時分割多重通信方法。 - （２）前記従局のアドレスは前記従局数に対応して所定
周期で繰り返されることを特徴とする請求項第１項記載
のハイウェイ上の時分割多重通信方法。 - （３）更に、前記上りハイウェイに従局よりの制御信号
を検出した場合に前記従局のアドレスの変更を中止し、
必要量の制御信号の伝送後に前記従局アドレスの変更を
再開することを特徴とする請求項第１項記載のハイウェ
イ上の時分割多重通信方法。 - （４）上り下りの１対のハイウェイと、前記ハイウェイ
に接続された主局と、前記ハイウェイに接続された複数
の従局とから構成される通信システムにおける主局の送
受信装置であつて、前記従局のアドレスを示す値を順次
発生して、前記下りハイウェイの特定のスロット上に出
力する従局アドレス出力手段と、 前記従局よりの制御信号の受信を監視する制御信号監視
手段と、 該制御信号の受信に基づいて、前記従局アドレス出力手
段の前記従局アドレスの変更を停止する変更停止手段と
、 必要量の前記制御信号の受信後に、前記従局アドレスの
変更を再開する変更再開手段とを備えることを特徴とす
る主局の送受信装置。 - （５）上り下りの１対のハイウェイと、前記ハイウェイ
に接続された主局と、前記ハイウェイに接続された複数
の従局とから構成される通信システムにおける主局の送
受信装置であつて、特定の自局アドレスを記憶する自局
アドレス記憶手段と、 前記下りハイウェイの特定のスロット上の前記従局アド
レスと、前記自局アドレスを比較するアドレス比較手段
と、 該アドレスが一致する場合に、制御信号を前記上りハイ
ウェイの所定スロット上に出力する制御信号出力手段と
を備えることを特徴とする従局の送受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319022A JPH03181247A (ja) | 1989-12-11 | 1989-12-11 | ハイウエイ上の時分割多重通信方法及びこの通信方法に使用される装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319022A JPH03181247A (ja) | 1989-12-11 | 1989-12-11 | ハイウエイ上の時分割多重通信方法及びこの通信方法に使用される装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181247A true JPH03181247A (ja) | 1991-08-07 |
Family
ID=18105635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319022A Pending JPH03181247A (ja) | 1989-12-11 | 1989-12-11 | ハイウエイ上の時分割多重通信方法及びこの通信方法に使用される装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181247A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153867A (en) * | 1980-04-28 | 1981-11-28 | Seikosha:Kk | Remote supervisory method and device |
| JPS61245740A (ja) * | 1985-04-24 | 1986-11-01 | Matsushita Electric Works Ltd | 時分割多重伝送方式 |
-
1989
- 1989-12-11 JP JP1319022A patent/JPH03181247A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153867A (en) * | 1980-04-28 | 1981-11-28 | Seikosha:Kk | Remote supervisory method and device |
| JPS61245740A (ja) * | 1985-04-24 | 1986-11-01 | Matsushita Electric Works Ltd | 時分割多重伝送方式 |
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