JPH03181286A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH03181286A JPH03181286A JP1320001A JP32000189A JPH03181286A JP H03181286 A JPH03181286 A JP H03181286A JP 1320001 A JP1320001 A JP 1320001A JP 32000189 A JP32000189 A JP 32000189A JP H03181286 A JPH03181286 A JP H03181286A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gain control
- color signal
- variable gain
- gain amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Processing Of Color Television Signals (AREA)
- Television Receiver Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、たとえばビデオテープレコーダー（以下ＶＴ
Ｒと略号する）の信号レベルを自動的に一定に保つため
のＡＧＣ（あるいはＡＣＣ）回路の自動利得制御電圧に
関するものである。
Ｒと略号する）の信号レベルを自動的に一定に保つため
のＡＧＣ（あるいはＡＣＣ）回路の自動利得制御電圧に
関するものである。
従来の技術
従来、ＶＴＲでは自動利得制御回路は、第３図、第４図
に示すように輝度信号処理系と色信号処理系各々に同様
な（類似した）自動利得制御回路を持った構成であった
。第３図はＶＴＲの輝度信号処理におけるＡＧＣ回路の
一例である。第３図において、１は輝度信号入力端子、
２は可変利得アンプ、３は同期分離回路、４はミックス
回路、５は検波回路、６はサンプルホールド回路、７は
自動利得制御電圧、８は輝度信号出力端子を示す。輝度
信号入力端子１から入力された輝度信号は、適当なレベ
ルに可変利得アンプ２で増幅され、一方は同期信号分離
回路３に供給されその出力信号とミックス回路４によっ
て合成される。この合成された信号は検波回路５で検波
されて、直流信号成分に変換される。変換された信号は
ある一定期間サンプルホールド回路６で保持され、自動
利得制御電圧７として、可変利得アンプ２にフィードバ
ックされ、輝度信号出力端子８の出力レベルが一定とな
るように制御される。また第４図はＶＴＲの色信号処理
におけるＡＣＣ回路の一例である。第４図において、９
は色信号入力端子、１０は可変利得アンプ、１１はパー
ストゲート回路、１２は検波回路、１３は比較器、１８
は差電圧、１４は基準電圧、１５はサンプルホールド回
路、１６は自動利得制御電圧、１７は色信号出力端子を
示す。色信号入力端子９から入力された色信号は、適当
なレベルに可変利得アンプ１０で増幅され、パーストゲ
ート１１に供給され、バースト信号部分が取り出される
。取り出されたバースト信号は検波回路１２により検波
され直流信号成分に変換される。変換された直流信号成
分は、比較器１３で基準電圧１４と比較され、差電圧１
８は、ある期間サンプルホールド回路１５で保持し、自
動利得制御電圧として、可変利得アンプ１０にフィード
バックされ色信号出力端子１７の出力レベルが一定とな
るように制御される。
に示すように輝度信号処理系と色信号処理系各々に同様
な（類似した）自動利得制御回路を持った構成であった
。第３図はＶＴＲの輝度信号処理におけるＡＧＣ回路の
一例である。第３図において、１は輝度信号入力端子、
２は可変利得アンプ、３は同期分離回路、４はミックス
回路、５は検波回路、６はサンプルホールド回路、７は
自動利得制御電圧、８は輝度信号出力端子を示す。輝度
信号入力端子１から入力された輝度信号は、適当なレベ
ルに可変利得アンプ２で増幅され、一方は同期信号分離
回路３に供給されその出力信号とミックス回路４によっ
て合成される。この合成された信号は検波回路５で検波
されて、直流信号成分に変換される。変換された信号は
ある一定期間サンプルホールド回路６で保持され、自動
利得制御電圧７として、可変利得アンプ２にフィードバ
ックされ、輝度信号出力端子８の出力レベルが一定とな
るように制御される。また第４図はＶＴＲの色信号処理
におけるＡＣＣ回路の一例である。第４図において、９
は色信号入力端子、１０は可変利得アンプ、１１はパー
ストゲート回路、１２は検波回路、１３は比較器、１８
は差電圧、１４は基準電圧、１５はサンプルホールド回
路、１６は自動利得制御電圧、１７は色信号出力端子を
示す。色信号入力端子９から入力された色信号は、適当
なレベルに可変利得アンプ１０で増幅され、パーストゲ
ート１１に供給され、バースト信号部分が取り出される
。取り出されたバースト信号は検波回路１２により検波
され直流信号成分に変換される。変換された直流信号成
分は、比較器１３で基準電圧１４と比較され、差電圧１
８は、ある期間サンプルホールド回路１５で保持し、自
動利得制御電圧として、可変利得アンプ１０にフィード
バックされ色信号出力端子１７の出力レベルが一定とな
るように制御される。
発明が解決しようとする課題
このような従来の構成では、輝度信号処理系と色信号処
理系に同じ回路（類似回路）が２組必要であり、回路規
模も大きくなり繁雑であった。
理系に同じ回路（類似回路）が２組必要であり、回路規
模も大きくなり繁雑であった。
課題を解決するための手段
本発明は、上記従来の問題点を解決するもので、輝度信
号処理側あるいは色信号処理側のどちらか一方の自動利
得制御電圧で同時に他方の可変利得アンプの利得を制御
することから構成されている。
号処理側あるいは色信号処理側のどちらか一方の自動利
得制御電圧で同時に他方の可変利得アンプの利得を制御
することから構成されている。
作用
この構成により、従来、輝度信号処理側と色信号処理側
と各々に出力レベルを一定に保つために同じ回路（類似
した回路）がそれぞれ必要であったが、どちらか一方で
兼用でき、回路素子を大幅に削減することができる。
と各々に出力レベルを一定に保つために同じ回路（類似
した回路）がそれぞれ必要であったが、どちらか一方で
兼用でき、回路素子を大幅に削減することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における自動利得制御回路の
ブロック図を示すものである。第１図において、１は輝
度信号入力端子、２は可変利得アンプ、３は同期分離回
路、４はミックス回路、５は検波回路、６はサンプルホ
ールド回路、１０は可変利得アンプ、８は輝度信号出力
端子、７は自動利得制御電圧、９は色信号入力端子、１
７は色信号出力端子を示す。
ブロック図を示すものである。第１図において、１は輝
度信号入力端子、２は可変利得アンプ、３は同期分離回
路、４はミックス回路、５は検波回路、６はサンプルホ
ールド回路、１０は可変利得アンプ、８は輝度信号出力
端子、７は自動利得制御電圧、９は色信号入力端子、１
７は色信号出力端子を示す。
以上のように構成された本実施例の自動利得制御回路に
ついて、以下その動作を説明する。
ついて、以下その動作を説明する。
輝度信号入力端子１から入力された輝度信号は、適当な
レベルに可変利得アンプ２で増幅され、一方は同期分離
回路３に供給され、その出力信号とミックス回路４によ
って合成される。この合成された信号はある一定期間サ
ンプルホールド回路６で保持され自動利得制御電圧とし
て、１つは可変利得アンプ２にフィードバックされ、輝
度信号出力端子８より出力されるレベルを一定に保って
、もう一方は、別の可変利得アンプ１０に供給される。
レベルに可変利得アンプ２で増幅され、一方は同期分離
回路３に供給され、その出力信号とミックス回路４によ
って合成される。この合成された信号はある一定期間サ
ンプルホールド回路６で保持され自動利得制御電圧とし
て、１つは可変利得アンプ２にフィードバックされ、輝
度信号出力端子８より出力されるレベルを一定に保って
、もう一方は、別の可変利得アンプ１０に供給される。
これにより色信号入力端子より入力された色信号は可変
利得アンプで一定のレベルに保たれて、色信号出力端子
１７から出力される。
利得アンプで一定のレベルに保たれて、色信号出力端子
１７から出力される。
以上のように本実施例によれば、輝度信号処理側の自動
利得制御電圧で色信号処理側の可変利得アンプの制御を
行うことにより、簡単な構成で回路素子を少なくするこ
とができる。
利得制御電圧で色信号処理側の可変利得アンプの制御を
行うことにより、簡単な構成で回路素子を少なくするこ
とができる。
第２図は、本発明の他の実施例を示すブロック図である
。第１図と異なる部分は、自動利得制御電圧が直接可変
利得アンプ１０に供給されるのではなく、比較器１３に
おいて、色信号の基準電圧１４と比較し、その差電圧１
９によって、可変利得アンプ１０の利得を制御する。ま
た、基準電圧を変えることにより任意の出力レベルを設
定することができる。
。第１図と異なる部分は、自動利得制御電圧が直接可変
利得アンプ１０に供給されるのではなく、比較器１３に
おいて、色信号の基準電圧１４と比較し、その差電圧１
９によって、可変利得アンプ１０の利得を制御する。ま
た、基準電圧を変えることにより任意の出力レベルを設
定することができる。
発明の効果
本発明は、輝度信号処理系と色信号処理系の自動利得制
御電圧を共通にしたことにより簡単な構成で回路素子を
削減することができる優れた自動利得制御回路を実現で
きるものである。
御電圧を共通にしたことにより簡単な構成で回路素子を
削減することができる優れた自動利得制御回路を実現で
きるものである。
第１図は本発明の一実施例における自動利得制御回路の
ブロック図、第２母は本発明の他の実施例を示すブロッ
ク図、第３図は従来の輝度信号処理系の自動利得制御回
路のブロック図、第４図は従来の色信号処理系の自動利
得制御回路のブロック図である。 １・・・・・・輝度信号入力端子、２・・・・・・可変
利得アンプ、３・・・・・・同期信号分離回路、４・・
・・・・ミックス回路、５・・・・・・検波回路、６・
・・・・・サンプルホールド回路、７・・・・・・自動
利得制御電圧、８・・・・・・輝度信号出力端子、９・
・・・・・色信号入力端子、１０・・・・・・可変利得
アンプ、１１・・・・・・パーストゲート回路、１２・
・・・・・検波回路、１３・・・・・・比較器、１４・
・・・・・基準電圧、１５・・・・・・サンプルホール
ド回路、１６・・・・・・自動利得制御電圧、１７・・
・・・・色信号出力端子、１８゜１９・・・・・・差電
圧。
ブロック図、第２母は本発明の他の実施例を示すブロッ
ク図、第３図は従来の輝度信号処理系の自動利得制御回
路のブロック図、第４図は従来の色信号処理系の自動利
得制御回路のブロック図である。 １・・・・・・輝度信号入力端子、２・・・・・・可変
利得アンプ、３・・・・・・同期信号分離回路、４・・
・・・・ミックス回路、５・・・・・・検波回路、６・
・・・・・サンプルホールド回路、７・・・・・・自動
利得制御電圧、８・・・・・・輝度信号出力端子、９・
・・・・・色信号入力端子、１０・・・・・・可変利得
アンプ、１１・・・・・・パーストゲート回路、１２・
・・・・・検波回路、１３・・・・・・比較器、１４・
・・・・・基準電圧、１５・・・・・・サンプルホール
ド回路、１６・・・・・・自動利得制御電圧、１７・・
・・・・色信号出力端子、１８゜１９・・・・・・差電
圧。
Claims (2)
- （１）カラー映像信号より、各々に抜き出される輝度信
号と色信号を一定レベルに制御するための輝度信号処理
側回路として、ＡＧＣ自動ゲインコントロール（ＡＧＣ
）回路を、色信号処理側回路として、自動色信号レベル
コントロール（ＡＣＣ）回路を備えるとともに、前記輝
度信号処理側回路または色信号処理側回路のいずれか一
方の利得制御電圧で他方の利得を同時に制御することを
特徴とする自動利得制御回路。 - （２）輝度信号処理側回路あるいは色信号処理側回路の
一方の利得制御電圧が比較器で基準電圧と比較され、差
電圧が他方に利得制御電圧として供給されることを特徴
とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320001A JPH03181286A (ja) | 1989-12-08 | 1989-12-08 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320001A JPH03181286A (ja) | 1989-12-08 | 1989-12-08 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181286A true JPH03181286A (ja) | 1991-08-07 |
Family
ID=18116644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320001A Pending JPH03181286A (ja) | 1989-12-08 | 1989-12-08 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181286A (ja) |
-
1989
- 1989-12-08 JP JP1320001A patent/JPH03181286A/ja active Pending
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