JPH03183098A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH03183098A JPH03183098A JP1320611A JP32061189A JPH03183098A JP H03183098 A JPH03183098 A JP H03183098A JP 1320611 A JP1320611 A JP 1320611A JP 32061189 A JP32061189 A JP 32061189A JP H03183098 A JPH03183098 A JP H03183098A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本光明は、スタティック型ランダムアクセスメモリ（以
下、ＳＲＡＭと記す。）等の半導体メモリで使用される
センスアンプ回路に係り、特にビット線電位に応じてセ
ンス感度が制御されるビット線センスアンプ回路に関す
る。
下、ＳＲＡＭと記す。）等の半導体メモリで使用される
センスアンプ回路に係り、特にビット線電位に応じてセ
ンス感度が制御されるビット線センスアンプ回路に関す
る。
（従来の技術）
ＳＲＡＭで使用されるセンスアンプ回路において重要な
ことは、■感度がよく、出力振幅が大きく、２つの差動
出力が取り出せること、■ビット線電位の初期値（ワー
ド線が開く前のビット線電位）の変動に対しても感度範
囲が広いこと、■小面積、低消費電力であること等が挙
げられる。
ことは、■感度がよく、出力振幅が大きく、２つの差動
出力が取り出せること、■ビット線電位の初期値（ワー
ド線が開く前のビット線電位）の変動に対しても感度範
囲が広いこと、■小面積、低消費電力であること等が挙
げられる。
従来のＳＲＡＭでは、第５図に示すような２つのセンス
アンプ５１．５２からなるカレントミラー型のセンスア
ンプ回路５０が用いられている。
アンプ５１．５２からなるカレントミラー型のセンスア
ンプ回路５０が用いられている。
このセンスアンプ回路５０は、前記■、■の点では悪く
ないが、２つの差動出力を取り出すためには２つのセン
スアンプ５１．５２が必要であり、前記■の点で問題が
あった。
ないが、２つの差動出力を取り出すためには２つのセン
スアンプ５１．５２が必要であり、前記■の点で問題が
あった。
このような事情に鑑み、ビット線電位に応じてセンス感
度が制御される例えば第６図に示すようなセンスアンプ
回路（本願出願人に係る特願昭６２−２８９７７３号出
願）が提案されている。
度が制御される例えば第６図に示すようなセンスアンプ
回路（本願出願人に係る特願昭６２−２８９７７３号出
願）が提案されている。
このセンスアンプ回路６０は、ビット線電位に応じてセ
ンス感度が制御される差動増幅型のセンスアンプ（以下
、ビット線電位モニター型センスアンプという。）６１
とセンスアンプ参照電位発生回路６２とを具備している
。上記ビット線電位モニター型センスアンプ６１は、そ
れぞれの一端が第１の電位（ここでは、ｖ ｃｅＷｔ４
源電位）に接続され、ゲートが共通接続された第１導電
型（ここでは、Ｐチャネル型）の第１、第２のＭＯＳト
ランジスタＰ１、Ｐ２と、上記第１、第２のＭＯＳトラ
ンジスタそれぞれの他端にそれぞれの一端が接続され、
それぞれのゲートにビット線対の各ビット線電圧が供給
され、それぞれの他端は共通接続された第２導電型（こ
こでは、Ｎチャネル型）の第３、第４のＭＯＳトランジ
スタＮ３、Ｎ４と、上記第３、第４のＭＯＳトランジス
タの共通接続点と第２の電位（ここでは、ＶＳＳ電位、
接地電位）との間に接続され、ゲートが前記第１の電位
に接続された第２導電型の第５のＭＯＳトランジスタＮ
５とからなり、上記第１、第３のＭＯＳトランジスタＰ
１、Ｎ３の接続点および第２、第４のＭＯＳトランジス
タＰ２、Ｎ４の接続点から相補的なセンス出力（Ｓ％Ｓ
）を取り出すように構成されている。
ンス感度が制御される差動増幅型のセンスアンプ（以下
、ビット線電位モニター型センスアンプという。）６１
とセンスアンプ参照電位発生回路６２とを具備している
。上記ビット線電位モニター型センスアンプ６１は、そ
れぞれの一端が第１の電位（ここでは、ｖ ｃｅＷｔ４
源電位）に接続され、ゲートが共通接続された第１導電
型（ここでは、Ｐチャネル型）の第１、第２のＭＯＳト
ランジスタＰ１、Ｐ２と、上記第１、第２のＭＯＳトラ
ンジスタそれぞれの他端にそれぞれの一端が接続され、
それぞれのゲートにビット線対の各ビット線電圧が供給
され、それぞれの他端は共通接続された第２導電型（こ
こでは、Ｎチャネル型）の第３、第４のＭＯＳトランジ
スタＮ３、Ｎ４と、上記第３、第４のＭＯＳトランジス
タの共通接続点と第２の電位（ここでは、ＶＳＳ電位、
接地電位）との間に接続され、ゲートが前記第１の電位
に接続された第２導電型の第５のＭＯＳトランジスタＮ
５とからなり、上記第１、第３のＭＯＳトランジスタＰ
１、Ｎ３の接続点および第２、第４のＭＯＳトランジス
タＰ２、Ｎ４の接続点から相補的なセンス出力（Ｓ％Ｓ
）を取り出すように構成されている。
また、上記センスアンプ参照電位発生回路６２は、一端
が前記第１の電位に接続され、ゲートと他端とが接続さ
れた第１導電型の第６のＭＯＳトランジスタＰ６と、上
記第６のＭＯＳトランジスタの他端に一端が接続され、
ゲートに所定電圧Ｍが供給される第２導電型の第７のＭ
ＯＳトランジスタＮ７と、上記第７のＭＯＳトランジス
タの他端と前記第２の電位との間に接続され、ゲートが
前記第１の電位に接続された第２導電型の第８のＭＯＳ
トランジスタＮ８とからなり、上記第６のＭＯＳトラン
ジスタＰ６の他端の電位りを前記ビット線電位モニター
型センスアンプ６１の第１、第２のＭＯＳトランジスタ
Ｐ１、Ｐ２の各ゲートに供給している。
が前記第１の電位に接続され、ゲートと他端とが接続さ
れた第１導電型の第６のＭＯＳトランジスタＰ６と、上
記第６のＭＯＳトランジスタの他端に一端が接続され、
ゲートに所定電圧Ｍが供給される第２導電型の第７のＭ
ＯＳトランジスタＮ７と、上記第７のＭＯＳトランジス
タの他端と前記第２の電位との間に接続され、ゲートが
前記第１の電位に接続された第２導電型の第８のＭＯＳ
トランジスタＮ８とからなり、上記第６のＭＯＳトラン
ジスタＰ６の他端の電位りを前記ビット線電位モニター
型センスアンプ６１の第１、第２のＭＯＳトランジスタ
Ｐ１、Ｐ２の各ゲートに供給している。
上記構成のセンスアンプ回路６０においては、第３、第
４のＭＯＳトランジスタＮ３、Ｎ４の各ゲートに供給さ
れるビット線電位の初期値（ワード線が開く前のビット
線電位）を反映した電圧Ｍを第７のＭＯＳトランジスタ
Ｎ７のゲートに供給することにより、ビット線電位の初
期値に多少の変動があったとしても、それを補正するよ
うに第６のＭＯＳトランジスタＰ６の他端の電位が変化
するので、ビット線電位モニター型センスアンプ６１の
感度が低下するのを防止するようになる。
４のＭＯＳトランジスタＮ３、Ｎ４の各ゲートに供給さ
れるビット線電位の初期値（ワード線が開く前のビット
線電位）を反映した電圧Ｍを第７のＭＯＳトランジスタ
Ｎ７のゲートに供給することにより、ビット線電位の初
期値に多少の変動があったとしても、それを補正するよ
うに第６のＭＯＳトランジスタＰ６の他端の電位が変化
するので、ビット線電位モニター型センスアンプ６１の
感度が低下するのを防止するようになる。
また、上記センスアンプ回路６０を複数ビット構成のＳ
ＲＡＭで使用する場合、第７図に示すように、１つのセ
ンスアンプ参照電位発生回路６２により多数のビット線
電位モニター型センスアンプ６１・・・を制御すること
ができるので、前記■の小面積、低消費電力の点で優れ
ている。なお、第７図中、（ＢＬａ、ＢＬａ）、（ＢＬ
ｂ、ＢＬｂ）・・・はメモリセルアレイにおける一部の
ビット線対であり、複数のビット線対に対応して１つの
ビット線電位モニター型センスアンプ６１が設けられて
いる。各ビット線対（Ｂ Ｌ ａ、 Ｂ Ｌ ａ）、（
ＢＬｂ、ＢＬｂ）・・・にはそれぞれ対応してカラム選
択トランジスタ対（ＣＳａ、Ｃ５ａ）、（ＣＳｂ、Ｃ５
ｂ）・・・が接続されており、カラムデコード信号ＣＤ
ａ、ＣＤｂ・・・により選択されたカラム選択トランジ
スタ対を介して複数のビ・ノド線対のうちの１つのビッ
ト線対と１つのビット線電位モニター型センスアンプ６
１とが接続される。
ＲＡＭで使用する場合、第７図に示すように、１つのセ
ンスアンプ参照電位発生回路６２により多数のビット線
電位モニター型センスアンプ６１・・・を制御すること
ができるので、前記■の小面積、低消費電力の点で優れ
ている。なお、第７図中、（ＢＬａ、ＢＬａ）、（ＢＬ
ｂ、ＢＬｂ）・・・はメモリセルアレイにおける一部の
ビット線対であり、複数のビット線対に対応して１つの
ビット線電位モニター型センスアンプ６１が設けられて
いる。各ビット線対（Ｂ Ｌ ａ、 Ｂ Ｌ ａ）、（
ＢＬｂ、ＢＬｂ）・・・にはそれぞれ対応してカラム選
択トランジスタ対（ＣＳａ、Ｃ５ａ）、（ＣＳｂ、Ｃ５
ｂ）・・・が接続されており、カラムデコード信号ＣＤ
ａ、ＣＤｂ・・・により選択されたカラム選択トランジ
スタ対を介して複数のビ・ノド線対のうちの１つのビッ
ト線対と１つのビット線電位モニター型センスアンプ６
１とが接続される。
しかし、上記策７図の構成のセンスアンプ回路において
は、前記したように、第７のＭＯＳトランジスタＮ７の
ゲートにビット線電位の初期値を反映した電圧Ｍを供給
することが重要であるが、これを実現するのは簡単では
なく、この点について以下に詳述する。
は、前記したように、第７のＭＯＳトランジスタＮ７の
ゲートにビット線電位の初期値を反映した電圧Ｍを供給
することが重要であるが、これを実現するのは簡単では
なく、この点について以下に詳述する。
ビット線電位の初期値がＶｃｃ電位近辺に設定されると
、一般に、センスアンプ６１の感度が乏しくなるので、
通常、ビット線電位の初期値は前記第１の電位（Ｖ ｃ
ｃ電源電位）よりもある程度低い電位ｖＢＬｏに設定さ
れることが多い。このビット線電位の初期値Ｖ ＢＬＯ
は、内部電圧降下囲路（図示せず）によりＶｃｃ電位を
降圧させて作り出されることもあるが、相補性絶縁ゲー
ト型（ＣＭＯＳ）トランジスタ回路により電流供給能力
の強い定電圧回路を作ることは一般に難しい。
、一般に、センスアンプ６１の感度が乏しくなるので、
通常、ビット線電位の初期値は前記第１の電位（Ｖ ｃ
ｃ電源電位）よりもある程度低い電位ｖＢＬｏに設定さ
れることが多い。このビット線電位の初期値Ｖ ＢＬＯ
は、内部電圧降下囲路（図示せず）によりＶｃｃ電位を
降圧させて作り出されることもあるが、相補性絶縁ゲー
ト型（ＣＭＯＳ）トランジスタ回路により電流供給能力
の強い定電圧回路を作ることは一般に難しい。
そこで、第８図に示すように、ＶＣＣ電位とビット線と
の間にビット線負荷回路８０として、第２導電型（本例
ではＮチャネル型）のＭＯＳトランジスタＮＬを接続し
、そのゲートに書込み制御信号の反転信号Ｗを印加し、
読出し時（反転信号Ｗが“Ｈ″レベルに上記ビット線負
荷用ＭＯ８トランジスタＮＬをオン状態に設定すること
により、ビット線電位の初期値をＶｃｃ−Ｖ ｔ ｈ
（Ｖ ｔ ｈはＮチャネル型ＭＯＳトランジスタの閾値
電圧）に設定する場合が多い。なお、第８図中、８１・
・・はＳＲＡＭセル、ＷＬはワード線、（ＢＬＳＢＬ）
は相補的な対をなすビット線である。
の間にビット線負荷回路８０として、第２導電型（本例
ではＮチャネル型）のＭＯＳトランジスタＮＬを接続し
、そのゲートに書込み制御信号の反転信号Ｗを印加し、
読出し時（反転信号Ｗが“Ｈ″レベルに上記ビット線負
荷用ＭＯ８トランジスタＮＬをオン状態に設定すること
により、ビット線電位の初期値をＶｃｃ−Ｖ ｔ ｈ
（Ｖ ｔ ｈはＮチャネル型ＭＯＳトランジスタの閾値
電圧）に設定する場合が多い。なお、第８図中、８１・
・・はＳＲＡＭセル、ＷＬはワード線、（ＢＬＳＢＬ）
は相補的な対をなすビット線である。
しかし、上記したようなビット線負荷用ＭＯＳトランジ
スタＮＬだけでビット線電位の初期値を設定する構成で
は、ビット線対に接続されているＳＲＡＭセル８１・・
・が長時間アクセスされないと、ビット線負荷用ＭＯＳ
トランジスタＮＬのリーク電流によってビット線（ＢＬ
、ＢＬ）が充電されることにより、第９図に示すように
、ビット線電位がＶＣＣ電位近くまで上がる（オーバー
プリチャージ）ことになる。
スタＮＬだけでビット線電位の初期値を設定する構成で
は、ビット線対に接続されているＳＲＡＭセル８１・・
・が長時間アクセスされないと、ビット線負荷用ＭＯＳ
トランジスタＮＬのリーク電流によってビット線（ＢＬ
、ＢＬ）が充電されることにより、第９図に示すように
、ビット線電位がＶＣＣ電位近くまで上がる（オーバー
プリチャージ）ことになる。
また、多数のビット線の間では、プロセスのばらつきに
よるビット線電位のばらつきや、Ｖｃ、ｃ′＠位線にノ
イズが乗るなどに起因するビット線電位の局所的な変動
が生じることもある。
よるビット線電位のばらつきや、Ｖｃ、ｃ′＠位線にノ
イズが乗るなどに起因するビット線電位の局所的な変動
が生じることもある。
従って、第６図に示したような構成のセンスアンプ回路
６０では、センスアンプ参照電位発生回路６２の第７の
ＭＯＳトランジスタＮ７のゲートに入力する１つの電位
Ｍにより多数のビット線の初期値レベルＶＢＬＯを代表
させることは難しいので、あるビット線に接続されてい
るビット線電位モニター型センスアンプ６１は感度が鈍
くなるという不都合が生じてしまうことになる。換言す
れば、上記第７のＭＯＳトランジスタＴ７のゲートに、
如何にビット線電位を正確にモニターした電位Ｍを人力
することができるかが重要である。ここで、センスアン
プ参照電位発生回路６２の第７のＭＯＳトランジスタＴ
７のゲートに一定電圧を人力するものとし、ビット線対
に例えば０．２Ｖの電位差が生じるものとした場合に、
ビット線電位の初期値レベルが変化した時にビット線電
位モニター型センスアンプ６１の出力（Ｓ、Ｓ）感度が
変化する様子を第１０図に示している。
６０では、センスアンプ参照電位発生回路６２の第７の
ＭＯＳトランジスタＮ７のゲートに入力する１つの電位
Ｍにより多数のビット線の初期値レベルＶＢＬＯを代表
させることは難しいので、あるビット線に接続されてい
るビット線電位モニター型センスアンプ６１は感度が鈍
くなるという不都合が生じてしまうことになる。換言す
れば、上記第７のＭＯＳトランジスタＴ７のゲートに、
如何にビット線電位を正確にモニターした電位Ｍを人力
することができるかが重要である。ここで、センスアン
プ参照電位発生回路６２の第７のＭＯＳトランジスタＴ
７のゲートに一定電圧を人力するものとし、ビット線対
に例えば０．２Ｖの電位差が生じるものとした場合に、
ビット線電位の初期値レベルが変化した時にビット線電
位モニター型センスアンプ６１の出力（Ｓ、Ｓ）感度が
変化する様子を第１０図に示している。
（発明が解決しようとする課題）
上記したように、現在提案されているセンスアンプ回路
は、センスアンプ参照電位発生回路のＭＯＳトランジス
タのゲートにビット線電位の初期値を正確に反映した電
圧を供給することが重要であるが、ビット線のオーバー
プリチャージとか、プロセスのばらつきによるビット線
電位のばらつきや、ノイズ等に起因するビット線電位の
局所的な変動が生じると、センスアンプ参照電位発生回
路のＭＯＳトランジスタのゲートに入力する１つの電位
より多数のビット線の初期値レベルを代表させることが
難しいという問題がある。
は、センスアンプ参照電位発生回路のＭＯＳトランジス
タのゲートにビット線電位の初期値を正確に反映した電
圧を供給することが重要であるが、ビット線のオーバー
プリチャージとか、プロセスのばらつきによるビット線
電位のばらつきや、ノイズ等に起因するビット線電位の
局所的な変動が生じると、センスアンプ参照電位発生回
路のＭＯＳトランジスタのゲートに入力する１つの電位
より多数のビット線の初期値レベルを代表させることが
難しいという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、センスアンプ参照電位発生回路のＭＯＳトラ
ンジスタのゲートにビット線電位の初期値を正確に反映
した電圧を供給することがｒ＝Ｊ能になり、このビット
線電位の初期値を正確に反映した１つの電圧により多数
のビット線の初期値レベルを代表させることが可能にな
り、感度がよく、出力振幅が大きく、２つの差動出力が
取り出すことができ、ビット線電位の初期値の変動に対
しても感度範囲が広く、しかも、小面積化、低消費電力
化が容易になるセンスアンプ回路を提供することにある
。
の目的は、センスアンプ参照電位発生回路のＭＯＳトラ
ンジスタのゲートにビット線電位の初期値を正確に反映
した電圧を供給することがｒ＝Ｊ能になり、このビット
線電位の初期値を正確に反映した１つの電圧により多数
のビット線の初期値レベルを代表させることが可能にな
り、感度がよく、出力振幅が大きく、２つの差動出力が
取り出すことができ、ビット線電位の初期値の変動に対
しても感度範囲が広く、しかも、小面積化、低消費電力
化が容易になるセンスアンプ回路を提供することにある
。
［発明の構成］
（課題を解決するための手段）
本発明のセンスアンプ回路は、それぞれの−端が筆１の
電位に接続され、ゲートが共通接続された第１導電型の
第１、第２のＭＯＳトランジスタと、上記第１、第２の
ＭＯＳトランジスタそれぞれの他端にそれぞれの一端が
接続され、それぞれのゲートにビット線対の各ビット線
電圧が供給され、それぞれの他端は共通接続された第２
導電型の′Ｎ５３、第４のＭＯＳトランジスタと、上記
第３、第４のＭＯＳトランジスタの共通接続点と第２の
電位との間に接続された第２導電型の第５のＭＯＳトラ
ンジスタとからなり、上記第１、第３のＭＯＳトランジ
スタの接続点および第２、第４のＭＯＳトランジスタの
接続点から相補的なセンス出力を取り出すビット線電位
モニター型センスアンプ、および、一端が前記第１の電
位に接続され、ゲートと他端とが接続された第１導電型
の第６のＭＯＳトランジスタと、上記第６のＭＯＳトラ
ンジスタの他端に一端が接続され、ゲートに前記ビット
線参照電位発生回路からビット線基準電位が制御電圧入
力として供給される第２導電型の第７のＭＯＳトランジ
スタと、上記第７のＭＯＳトランジスタの他端と前記第
２の電位との間に接続され、ゲートが前記第１の電位に
接続された第２導電型の第８のＭＯＳ）−ランジスタと
からなり、上記第６のＭＯＳトランジスタの他端の電位
を前記ビット線電位モニター型センスアンプの第１、第
２のＭＯＳトランジスタの各ゲートに供給するセンスア
ンプ参照電位発生回路、および、第１導電型の第９のＭ
ＯＳトランジスタからなり、それぞれゲートに前記ビッ
ト線参照電位発生回路からビット線参照電位が制御電圧
入力として供給されるビット線電位微調回路、および、
一端とゲートとが前記第１の電位に接続された第２導電
型の第１０のＭＯＳトランジスタと、この第１０のＭＯ
Ｓトランジスタの他端に一端が接続され、ゲートと他端
とが接続された第１導電型の第１１のＭＯＳトランジス
タと、この第１１のＭＯＳトランジスタの他端と前記第
２の電位との間に接続され、ゲートが前記第１の電位に
接続された第２導電型の第１２のＭＯＳトランジスタと
からなり、上記第１１のＭＯＳトランジスタの一端の電
位を前記ビット線基準電位として出力し、上記第１１の
ＭＯＳトランジスタの他端の電位を前記ビット線参照電
位として出力するビット線参照電位発生回路とを具備す
ることを特徴とする。
電位に接続され、ゲートが共通接続された第１導電型の
第１、第２のＭＯＳトランジスタと、上記第１、第２の
ＭＯＳトランジスタそれぞれの他端にそれぞれの一端が
接続され、それぞれのゲートにビット線対の各ビット線
電圧が供給され、それぞれの他端は共通接続された第２
導電型の′Ｎ５３、第４のＭＯＳトランジスタと、上記
第３、第４のＭＯＳトランジスタの共通接続点と第２の
電位との間に接続された第２導電型の第５のＭＯＳトラ
ンジスタとからなり、上記第１、第３のＭＯＳトランジ
スタの接続点および第２、第４のＭＯＳトランジスタの
接続点から相補的なセンス出力を取り出すビット線電位
モニター型センスアンプ、および、一端が前記第１の電
位に接続され、ゲートと他端とが接続された第１導電型
の第６のＭＯＳトランジスタと、上記第６のＭＯＳトラ
ンジスタの他端に一端が接続され、ゲートに前記ビット
線参照電位発生回路からビット線基準電位が制御電圧入
力として供給される第２導電型の第７のＭＯＳトランジ
スタと、上記第７のＭＯＳトランジスタの他端と前記第
２の電位との間に接続され、ゲートが前記第１の電位に
接続された第２導電型の第８のＭＯＳ）−ランジスタと
からなり、上記第６のＭＯＳトランジスタの他端の電位
を前記ビット線電位モニター型センスアンプの第１、第
２のＭＯＳトランジスタの各ゲートに供給するセンスア
ンプ参照電位発生回路、および、第１導電型の第９のＭ
ＯＳトランジスタからなり、それぞれゲートに前記ビッ
ト線参照電位発生回路からビット線参照電位が制御電圧
入力として供給されるビット線電位微調回路、および、
一端とゲートとが前記第１の電位に接続された第２導電
型の第１０のＭＯＳトランジスタと、この第１０のＭＯ
Ｓトランジスタの他端に一端が接続され、ゲートと他端
とが接続された第１導電型の第１１のＭＯＳトランジス
タと、この第１１のＭＯＳトランジスタの他端と前記第
２の電位との間に接続され、ゲートが前記第１の電位に
接続された第２導電型の第１２のＭＯＳトランジスタと
からなり、上記第１１のＭＯＳトランジスタの一端の電
位を前記ビット線基準電位として出力し、上記第１１の
ＭＯＳトランジスタの他端の電位を前記ビット線参照電
位として出力するビット線参照電位発生回路とを具備す
ることを特徴とする。
（作 用）
ビット線の電位が前記ビット線基準電位よりも上昇して
しまった時には、ビット線電位微調回路のオン電流が大
きくなり、上記ビット線の電位を上記ビット線基準電位
に戻すように放電し、ビット線電位の初期値を一定値に
保つようになる。
しまった時には、ビット線電位微調回路のオン電流が大
きくなり、上記ビット線の電位を上記ビット線基準電位
に戻すように放電し、ビット線電位の初期値を一定値に
保つようになる。
従って、各ビット線の電位の初期値と上記ビット線基準
電位とは常に正しく相関がとれていることになり、この
ビット線基準電位により感度が制御されるビット線電位
モニター型センスアンプは感度のよい動作点で動作する
ことになる。
電位とは常に正しく相関がとれていることになり、この
ビット線基準電位により感度が制御されるビット線電位
モニター型センスアンプは感度のよい動作点で動作する
ことになる。
（丈施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明のセンスアンプ回路の基本構成を示し
ており、ＢＬおよびＢＬは半導体メモリにおけるメモリ
セルアレイの相補的な対をなすビット線、６１は感度制
御可能なビット線電位モニター型センスアンプ、６２は
センスアンプ参照電位発生回路、］１・・・はビット線
電位微調回路、１２はビット線参照電位発生回路、８０
はビット線負荷回路である。
ており、ＢＬおよびＢＬは半導体メモリにおけるメモリ
セルアレイの相補的な対をなすビット線、６１は感度制
御可能なビット線電位モニター型センスアンプ、６２は
センスアンプ参照電位発生回路、］１・・・はビット線
電位微調回路、１２はビット線参照電位発生回路、８０
はビット線負荷回路である。
上記ビット線電位モニター型センスアンプ６１およびセ
ンスアンプ参照電位発生回路６２は、それぞれ第６図を
参照して前述したような構成であり、上記ビット線負前
回路８０は第８図を参照して前述したような構成である
。
ンスアンプ参照電位発生回路６２は、それぞれ第６図を
参照して前述したような構成であり、上記ビット線負前
回路８０は第８図を参照して前述したような構成である
。
上記ビット線電位微調回路１１・・・は、各ビット線対
と第２の電位（本例ではＶ ５ｓＺｔｓ位、接地電位）
との間に接続され、制御電圧入力に応じてビット線電位
を微５！整し、ビット線電位の初期値を一定に保つもの
である。このビット線電位微調回路１１・・・は、第１
導電型（本例ではＰチャネル型）の第９のＭＯＳトラン
ジスタＰ９からなり、それぞれゲートにビット線参照電
位発生口路１２からビット線参照電位Ｎが制御電圧入力
として供給されるようになっている。
と第２の電位（本例ではＶ ５ｓＺｔｓ位、接地電位）
との間に接続され、制御電圧入力に応じてビット線電位
を微５！整し、ビット線電位の初期値を一定に保つもの
である。このビット線電位微調回路１１・・・は、第１
導電型（本例ではＰチャネル型）の第９のＭＯＳトラン
ジスタＰ９からなり、それぞれゲートにビット線参照電
位発生口路１２からビット線参照電位Ｎが制御電圧入力
として供給されるようになっている。
上記ビット線参照電位発生回路１２は、ビット線電位を
反映したビット線基準電位Ｍおよびビット線参照電位Ｎ
を生成するものであり、ビット線基準電位Ｍを前記セン
スアンプ参照電位発生回路６２に制御入力として供給し
、ビット線参照電位Ｎを前記ビットｆｊｊ電位微調回路
１１・・・に供給している。このビット線参照電位発生
回路１２は、ドレイン・ゲートが第１の電位（本例では
Ｖ ｃｃ？！Ｓ源電位）心電位された第２導電型（本例
ではＮチャネル型）の第１０のＭＯＳトランジスタＮＩ
Ｏと、この第１０のＭＯＳトランジスタＮＩＯのソース
にソースが接続され、ゲート・ドレインが接続されたＰ
チャネル型の第１１のＭＯＳトランジスタｐＨと、この
第１１のＭＯＳトランジスタｐＨのドレインと前記ＶＳ
Ｓ電位との間に接続され、ゲートが前記Ｖ ｃｃ？ａ位
に接続されたＮチャネル型の第１２のＭＯＳトランジス
タＮ１２とからなり、上記第１１のＭＯＳトランジスタ
Ｐ１１のソースの電位を前記ビット線基準電位Ｍとして
出力し、上記第１１のＭＯＳトランジスタＰ１１のドレ
インの電位を前記ビット線参照電位Ｎとして出力してい
る。
反映したビット線基準電位Ｍおよびビット線参照電位Ｎ
を生成するものであり、ビット線基準電位Ｍを前記セン
スアンプ参照電位発生回路６２に制御入力として供給し
、ビット線参照電位Ｎを前記ビットｆｊｊ電位微調回路
１１・・・に供給している。このビット線参照電位発生
回路１２は、ドレイン・ゲートが第１の電位（本例では
Ｖ ｃｃ？！Ｓ源電位）心電位された第２導電型（本例
ではＮチャネル型）の第１０のＭＯＳトランジスタＮＩ
Ｏと、この第１０のＭＯＳトランジスタＮＩＯのソース
にソースが接続され、ゲート・ドレインが接続されたＰ
チャネル型の第１１のＭＯＳトランジスタｐＨと、この
第１１のＭＯＳトランジスタｐＨのドレインと前記ＶＳ
Ｓ電位との間に接続され、ゲートが前記Ｖ ｃｃ？ａ位
に接続されたＮチャネル型の第１２のＭＯＳトランジス
タＮ１２とからなり、上記第１１のＭＯＳトランジスタ
Ｐ１１のソースの電位を前記ビット線基準電位Ｍとして
出力し、上記第１１のＭＯＳトランジスタＰ１１のドレ
インの電位を前記ビット線参照電位Ｎとして出力してい
る。
ここで、上記第１１のＭＯＳトランジスタｐＨは、第１
０のＭＯＳトランジスタＮ１０や第１２のＭＯＳトラン
ジスタＮ１２と比べて駆動能力が非常に小さくなるよう
に設：ｉされている。
０のＭＯＳトランジスタＮ１０や第１２のＭＯＳトラン
ジスタＮ１２と比べて駆動能力が非常に小さくなるよう
に設：ｉされている。
また、第１０のＭＯＳトランジスタＮ１０や第１２のＭ
ＯＳトランジスタＮ１２のそれぞれのゲート・ソース間
電圧は、それぞれのトランジスタがオンする閾値電圧と
ほぼ同程度になっている。これにより、第１１のＭＯＳ
トランジスタｐＨのソースの電位（ビット線基準電位Ｍ
）はＶｃｃ−Ｖｔｈとなっており、第１１のＭＯＳトラ
ンジスタｐＨのドレインの電位（ビット線参照電位Ｎ）
と上記ビット線基準電位Ｍとは相関がとれている。
ＯＳトランジスタＮ１２のそれぞれのゲート・ソース間
電圧は、それぞれのトランジスタがオンする閾値電圧と
ほぼ同程度になっている。これにより、第１１のＭＯＳ
トランジスタｐＨのソースの電位（ビット線基準電位Ｍ
）はＶｃｃ−Ｖｔｈとなっており、第１１のＭＯＳトラ
ンジスタｐＨのドレインの電位（ビット線参照電位Ｎ）
と上記ビット線基準電位Ｍとは相関がとれている。
次に、上記構成のセンスアンプ回路の動作を説明する。
定常状態では、ビット線電位微調回路１１・・・の第９
のＭＯＳトランジスタＰ９には、ビット線負荷回路８０
のビット線負荷用トランジスタＮＬのリーク電流よりは
大きいが、消費電力としては無視し得る程度の微小電流
（く１μＡ）が流れるように設計されている。これによ
り、ビット線のオーバープリチャージが防止される。
のＭＯＳトランジスタＰ９には、ビット線負荷回路８０
のビット線負荷用トランジスタＮＬのリーク電流よりは
大きいが、消費電力としては無視し得る程度の微小電流
（く１μＡ）が流れるように設計されている。これによ
り、ビット線のオーバープリチャージが防止される。
いま、何らかの原因により、ビット線の電位が初期値Ｖ
ＢＬＯよりも上昇してしまった時には、ビット線電位微
調回路１１・・・の第９のＭＯＳトランジスタＰ９のオ
ン電流が大きくなり、上記ビット線の電位を上記初期値
ＶＩＩＬＯに戻すように放電し、ビット線電位の初期値
Ｖ ８１０を一定値に保つようになる。
ＢＬＯよりも上昇してしまった時には、ビット線電位微
調回路１１・・・の第９のＭＯＳトランジスタＰ９のオ
ン電流が大きくなり、上記ビット線の電位を上記初期値
ＶＩＩＬＯに戻すように放電し、ビット線電位の初期値
Ｖ ８１０を一定値に保つようになる。
従って、各ビット線の電位の初期値ＶＢ、ｏと上記ビッ
ト線基準電位Ｍとは常に正しく相関がとれていることに
なり、このビット線基準電位Ｍにより感度が制御される
ビット線電位モニター型センスアンプ６１は感度のよい
動作点に設定されることになる。この場合、第１図中に
示したビット線参照電位発生回路１２の構成によれば、
第２図に示すように、ビット線基準電位Ｍの値は実際の
各ビット線の電位の初期値レベルよりも若干紙くなり、
この値はメモリセルデータの読出し■ｌに電位差が生じ
るビット線対の各ビット線電位の中間あたりになるので
、このビット線基準電位Ｍにより感度が制御されるビッ
ト線電位モニター型センスアンプ６１は最適感度点で動
作するようになる。
ト線基準電位Ｍとは常に正しく相関がとれていることに
なり、このビット線基準電位Ｍにより感度が制御される
ビット線電位モニター型センスアンプ６１は感度のよい
動作点に設定されることになる。この場合、第１図中に
示したビット線参照電位発生回路１２の構成によれば、
第２図に示すように、ビット線基準電位Ｍの値は実際の
各ビット線の電位の初期値レベルよりも若干紙くなり、
この値はメモリセルデータの読出し■ｌに電位差が生じ
るビット線対の各ビット線電位の中間あたりになるので
、このビット線基準電位Ｍにより感度が制御されるビッ
ト線電位モニター型センスアンプ６１は最適感度点で動
作するようになる。
第３図は、ビット線対に例えば０，２ｖの電位差が生じ
るものとした場合に、ビット線電位の初期値レベルが変
化した時にビット線電位モニター型センスアンプ６１の
出力（Ｓ、Ｓ）感度が変化する様子についてシミュレー
ション波形を示している。
るものとした場合に、ビット線電位の初期値レベルが変
化した時にビット線電位モニター型センスアンプ６１の
出力（Ｓ、Ｓ）感度が変化する様子についてシミュレー
ション波形を示している。
第４図は、第１図のセンスアンプ回路が使用された複数
ビット構成のＳＲＡＭの一部を示しており、（ＢＬＩ、
ＢＬＩ）、（ＢＬ２、ＢＬ２）・・・はメモリセルアレ
イにおけるビット線対、８０・・・は第１図に示したよ
うなビット線負荷回路、６１・・・はそれぞれ第１図に
示したようなビット線電位モニター型センスアンプであ
り、複数のビット線対に対応して１つ設けられているが
、図示の簡略化のために、１対のビット線に対応して１
つ設けられている状態を示している。この場合、上記複
数のビット線対にそれぞれ接続されているカラム選択ト
ランジスタ対（図示せず）のうちの選択されたカラム選
択トランジスタ対を介して上記複数のビット線対のうち
の１つのビット線対に１つのビット線電位モニター型セ
ンスアンプ６１が接続される。６２は第１図に示したよ
うなセンスアンプ参照電位発生回路であり、１つのセン
スアンプ参照電位発生回路６２により複数のビット線電
位モニター型センスアンプ６１・・・を制御している。
ビット構成のＳＲＡＭの一部を示しており、（ＢＬＩ、
ＢＬＩ）、（ＢＬ２、ＢＬ２）・・・はメモリセルアレ
イにおけるビット線対、８０・・・は第１図に示したよ
うなビット線負荷回路、６１・・・はそれぞれ第１図に
示したようなビット線電位モニター型センスアンプであ
り、複数のビット線対に対応して１つ設けられているが
、図示の簡略化のために、１対のビット線に対応して１
つ設けられている状態を示している。この場合、上記複
数のビット線対にそれぞれ接続されているカラム選択ト
ランジスタ対（図示せず）のうちの選択されたカラム選
択トランジスタ対を介して上記複数のビット線対のうち
の１つのビット線対に１つのビット線電位モニター型セ
ンスアンプ６１が接続される。６２は第１図に示したよ
うなセンスアンプ参照電位発生回路であり、１つのセン
スアンプ参照電位発生回路６２により複数のビット線電
位モニター型センスアンプ６１・・・を制御している。
１１・・・は第１図に示したようなビット線電位微調回
路であり、それぞれゲートに１つのビット線参照電位発
生回路１２からビット線参照電位りが制御電圧入力とし
て共通に供給されるようになっている。１２は第１図に
示したようなビット線参照電位発生回路であり、１つの
ビット線参照電位発生回路１２からビット線基準電位Ｍ
を前記センスアンプ参照電位発生回路６２に制御人力と
して供給し、ビット線参照電位Ｎを前記ビット線電位微
調回路１１・・・に共通に供給している。
路であり、それぞれゲートに１つのビット線参照電位発
生回路１２からビット線参照電位りが制御電圧入力とし
て共通に供給されるようになっている。１２は第１図に
示したようなビット線参照電位発生回路であり、１つの
ビット線参照電位発生回路１２からビット線基準電位Ｍ
を前記センスアンプ参照電位発生回路６２に制御人力と
して供給し、ビット線参照電位Ｎを前記ビット線電位微
調回路１１・・・に共通に供給している。
上記実施例のセンスアンプ回路によれば、１つのビット
線参照電位発生回路１２からビット線基準電位Ｍをセン
スアンプ参照電位発生回路６２に制御人力として供給し
、上記ビット線基準電位Ｍと相関がとれているビット線
参照電位Ｎをビット線電位微調回路１１・・・に共通に
供給しているので、上記ビット線参照電位Ｎにより各ビ
ット線対のビット線電位の初期値をそれぞれ一定値に揃
えることが可能になり、各ビット線の電位の初期値ｖ８
Ｌｏと宿に正しく相関がとれているビット線基準電位Ｍ
により各ビット線電位モニター型センスアンプ６１・・
・の感度をよく保つことが可能になる。
線参照電位発生回路１２からビット線基準電位Ｍをセン
スアンプ参照電位発生回路６２に制御人力として供給し
、上記ビット線基準電位Ｍと相関がとれているビット線
参照電位Ｎをビット線電位微調回路１１・・・に共通に
供給しているので、上記ビット線参照電位Ｎにより各ビ
ット線対のビット線電位の初期値をそれぞれ一定値に揃
えることが可能になり、各ビット線の電位の初期値ｖ８
Ｌｏと宿に正しく相関がとれているビット線基準電位Ｍ
により各ビット線電位モニター型センスアンプ６１・・
・の感度をよく保つことが可能になる。
［発明の効果］
上述したように本発明のセンスアンプ回路によれば、セ
ンスアンプ参照電位発生回路のＭＯＳトランジスタのゲ
ートにビット線電位の初期値を正確に反映した電圧を供
給することが可能になり、このビット線電位の初期値を
正確に反映した１つの電圧により多数のビット線の初期
値レベルを代表させることが可能になる。従って、感度
がよく、出力振幅が大きく、２つの差動出力が取り出す
ことができ、ビット線電位の初期値の変動に対しても感
度範囲が広く、しかも、小面積化、低消費電力化が容易
になるセンスアンプ回路を実現することができる。
ンスアンプ参照電位発生回路のＭＯＳトランジスタのゲ
ートにビット線電位の初期値を正確に反映した電圧を供
給することが可能になり、このビット線電位の初期値を
正確に反映した１つの電圧により多数のビット線の初期
値レベルを代表させることが可能になる。従って、感度
がよく、出力振幅が大きく、２つの差動出力が取り出す
ことができ、ビット線電位の初期値の変動に対しても感
度範囲が広く、しかも、小面積化、低消費電力化が容易
になるセンスアンプ回路を実現することができる。
第１図は本発明のセンスアンプ回路の基本構成を示を示
す回路図、第２図は第１図の回路の動作波形を示す図、
第３図は第１図の回路においてビット線電位の初期値レ
ベルが変化した時のビット線電位モニター型センスアン
プの出力感度が変化する様子を示すシミュレーション波
形図、第４図は本発明のセンスアンプ回路の一実施例が
使用されたＳＲＡＭの一部を示す回路図、第５図は従来
のＳＲＡＭで使用されるカレントミラー型のセンスアン
プ回路を示す回路図、第６図は現在提案されているセン
スアンプ回路を示す回路図、第７図は第６図のセンスア
ンプ回路を使用した複数ビット構成のＳＲＡＭの一部を
示す回路図、第８図は第７図のＳＲＡＭにおけるビット
線負荷回路を示す回路図、第９図は第７図のＳＲＡＭに
おけるビット線のオーバープリチャージの様子を示す図
、第１０図は第６図のセンスアンプ回路におけるセンス
アンプ参照電位発生回路の第７のＭＯＳトランジスタの
ゲートに一定電圧を入力した場合にビット線電位の初期
値レベルが変化した時のビット線電位モニター型センス
アンプの出力感度が変化する様子を示す波形図である。 （ＢＬｌＢＬ）、（ＢＬＩ、ＢＬｌ）、（ＢＬ２、ＢＬ
２）、（ＢＬａ、ＢＬａ）、（ＢＬｂＳＢＬｂ）・・・
ビット線対、Ｐｌ、Ｐ２、Ｐ６、Ｐ９、ｐＨ・・・Ｐチ
ャネル型のＭＯＳトランジスタ、Ｎ３、Ｎ４、Ｎ５、Ｎ
７、Ｎ８、ＮＩＯ，Ｎ１２、ＮＬ・・・Ｎチャネル型の
ＭＯＳトランジスタ、１１・・・ビット線本位微調回路
、１２・・・ビット線参照電位発生回路、６１・・・ビ
ット線電位モニター型センスアンプ、６２・・・センス
アンプ参照電位発生回路、８０・・・ビット線負荷回路
。
す回路図、第２図は第１図の回路の動作波形を示す図、
第３図は第１図の回路においてビット線電位の初期値レ
ベルが変化した時のビット線電位モニター型センスアン
プの出力感度が変化する様子を示すシミュレーション波
形図、第４図は本発明のセンスアンプ回路の一実施例が
使用されたＳＲＡＭの一部を示す回路図、第５図は従来
のＳＲＡＭで使用されるカレントミラー型のセンスアン
プ回路を示す回路図、第６図は現在提案されているセン
スアンプ回路を示す回路図、第７図は第６図のセンスア
ンプ回路を使用した複数ビット構成のＳＲＡＭの一部を
示す回路図、第８図は第７図のＳＲＡＭにおけるビット
線負荷回路を示す回路図、第９図は第７図のＳＲＡＭに
おけるビット線のオーバープリチャージの様子を示す図
、第１０図は第６図のセンスアンプ回路におけるセンス
アンプ参照電位発生回路の第７のＭＯＳトランジスタの
ゲートに一定電圧を入力した場合にビット線電位の初期
値レベルが変化した時のビット線電位モニター型センス
アンプの出力感度が変化する様子を示す波形図である。 （ＢＬｌＢＬ）、（ＢＬＩ、ＢＬｌ）、（ＢＬ２、ＢＬ
２）、（ＢＬａ、ＢＬａ）、（ＢＬｂＳＢＬｂ）・・・
ビット線対、Ｐｌ、Ｐ２、Ｐ６、Ｐ９、ｐＨ・・・Ｐチ
ャネル型のＭＯＳトランジスタ、Ｎ３、Ｎ４、Ｎ５、Ｎ
７、Ｎ８、ＮＩＯ，Ｎ１２、ＮＬ・・・Ｎチャネル型の
ＭＯＳトランジスタ、１１・・・ビット線本位微調回路
、１２・・・ビット線参照電位発生回路、６１・・・ビ
ット線電位モニター型センスアンプ、６２・・・センス
アンプ参照電位発生回路、８０・・・ビット線負荷回路
。
Claims (4)
- （１）それぞれの一端が第１の電位に接続され、ゲート
が共通接続された第１導電型の第１、第２のＭＯＳトラ
ンジスタと、上記第１、第２のＭＯＳトランジスタそれ
ぞれの他端にそれぞれの一端が接続され、それぞれのゲ
ートにビット線対の各ビット線電圧が供給され、それぞ
れの他端は共通接続された第２導電型の第３、第４のＭ
ＯＳトランジスタと、上記第３、第４のＭＯＳトランジ
スタの共通接続点と第２の電位との間に接続された第２
導電型の第５のＭＯＳトランジスタとからなり、上記第
１、第３のＭＯＳトランジスタの接続点および第２、第
４のＭＯＳトランジスタの接続点から相補的なセンス出
力を取り出すビット線電位モニター型センスアンプ、 および、一端が前記第１の電位に接続され、ゲートと他
端とが接続された第１導電型の第６のＭＯＳトランジス
タと、上記第６のＭＯＳトランジスタの他端に一端が接
続され、ゲートに前記ビット線参照電位発生回路からビ
ット線基準電位が制御電圧入力として供給される第２導
電型の第７のＭＯＳトランジスタと、上記第７のＭＯＳ
トランジスタの他端と前記第２の電位との間に接続され
、ゲートが前記第１の電位に接続された第２導電型の第
８のＭＯＳトランジスタとからなり、上記第６のＭＯＳ
トランジスタの他端の電位を前記ビット線電位モニター
型センスアンプの第１、第２のＭＯＳトランジスタの各
ゲートに供給するセンスアンプ参照電位発生回路、 および、第１導電型の第９のＭＯＳトランジスタからな
り、それぞれゲートに前記ビット線参照電位発生回路か
らビット線参照電位が制御電圧入力として供給されるビ
ット線電位微調回路、および、一端とゲートとが前記第
１の電位に接続された第２導電型の第１０のＭＯＳトラ
ンジスタと、この第１０のＭＯＳトランジスタの他端に
一端が接続され、ゲートと他端とが接続された第１導電
型の第１１のＭＯＳトランジスタと、この第１１のＭＯ
Ｓトランジスタの他端と前記第２の電位との間に接続さ
れ、ゲートが前記第１の電位に接続された第２導電型の
第１２のＭＯＳトランジスタとからなり、上記第１１の
ＭＯＳトランジスタの一端の電位を前記ビット線基準電
位として出力し、上記第１１のＭＯＳトランジスタの他
端の電位を前記ビット線参照電位として出力するビット
線参照電位発生回路 を具備することを特徴とするセンスアンプ回路。 - （２）メモリセルアレイにおける各ビット線対と第１の
電位との間に接続されたビット線負荷回路とを具備する
複数ビット構成のスタティック型ランダムアクセスメモ
リのセンスアンプ回路において、 複数のビット線対に対応して１つ設けられ、上記各ビッ
ト線対のうちの選択された１つのビット線対に接続され
る感度制御可能なビット線電位モニター型センスアンプ
と、 制御電圧入力に基ずいてビット線電位を反映したセンス
アンプ参照電位を発生して上記ビット線電位モニター型
センスアンプに感度制御電圧として供給するセンスアン
プ参照電位発生回路と、前記各ビット線対と第２の電位
との間にそれぞれ接続され、制御電圧入力に応じてビッ
ト線電位を微調整し、ビット線電位の初期値を一定に保
つビット線電位微調回路と、 ビット線電位を反映した所定の電位を生成し、この電位
を前記ビット線電位微調回路の制御電圧入力として供給
すると共に前記センスアンプ参照電位発生回路の制御電
圧入力として供給するビット線参照電位発生回路 とを具備することを特徴とするセンスアンプ回路。 - （３）１つのビット線参照電位発生回路により複数の前
記ビット線電位微調回路を制御し、１つのセンスアンプ
参照電位発生回路により複数の前記ビット線電位モニタ
ー型センスアンプを制御することを特徴とする請求項２
記載のセンスアンプ回路。 - （４）前記ビット線電位モニター型センスアンプ、前記
センス、アンプ参照電位発生回路、前記ビット線電位微
調回路および前記ビット線参照電位発生回路として、前
記請求項１記載のビット線電位モニター型センスアンプ
、前記センスアンプ参照電位発生回路、前記ビット線電
位微調回路および前記ビット線参照電位発生回路が用い
られていることを特徴とする請求項２または３記載のセ
ンスアンプ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320611A JPH03183098A (ja) | 1989-12-12 | 1989-12-12 | センスアンプ回路 |
| US07/619,418 US5136545A (en) | 1989-12-12 | 1990-11-29 | Semiconductor memory device having a sensitivity controllable sense amplifier circuit |
| KR1019900020381A KR940001494B1 (ko) | 1989-12-12 | 1990-12-12 | 감도조정이 가능한 감지증폭기를 갖춘 반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320611A JPH03183098A (ja) | 1989-12-12 | 1989-12-12 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03183098A true JPH03183098A (ja) | 1991-08-09 |
Family
ID=18123339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320611A Pending JPH03183098A (ja) | 1989-12-12 | 1989-12-12 | センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5136545A (ja) |
| JP (1) | JPH03183098A (ja) |
| KR (1) | KR940001494B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361232A (en) * | 1992-11-18 | 1994-11-01 | Unisys Corporation | CMOS static RAM testability |
| US5511164A (en) | 1995-03-01 | 1996-04-23 | Unisys Corporation | Method and apparatus for determining the source and nature of an error within a computer system |
| US6999372B2 (en) * | 2003-03-18 | 2006-02-14 | Sun Microsystems, Inc. | Multi-ported memory cell |
| US6885610B2 (en) * | 2003-04-11 | 2005-04-26 | Sun Microsystems, Inc. | Programmable delay for self-timed-margin |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
| JPH01130619A (ja) * | 1987-11-17 | 1989-05-23 | Toshiba Corp | センスアンプ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045726A (en) * | 1990-05-16 | 1991-09-03 | North American Philips Corporation | Low power programming circuit for user programmable digital logic array |
-
1989
- 1989-12-12 JP JP1320611A patent/JPH03183098A/ja active Pending
-
1990
- 1990-11-29 US US07/619,418 patent/US5136545A/en not_active Expired - Fee Related
- 1990-12-12 KR KR1019900020381A patent/KR940001494B1/ko not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
| JPH01130619A (ja) * | 1987-11-17 | 1989-05-23 | Toshiba Corp | センスアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001494B1 (ko) | 1994-02-23 |
| US5136545A (en) | 1992-08-04 |
| KR910013278A (ko) | 1991-08-08 |
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