JPH0318351B2 - - Google Patents
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- JPH0318351B2 JPH0318351B2 JP55126902A JP12690280A JPH0318351B2 JP H0318351 B2 JPH0318351 B2 JP H0318351B2 JP 55126902 A JP55126902 A JP 55126902A JP 12690280 A JP12690280 A JP 12690280A JP H0318351 B2 JPH0318351 B2 JP H0318351B2
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- layer
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- diode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
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Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。詳しくは、
ダイオードマトリツクス回路よりなるダイオード
破壊形半導体記憶装置を構成する記憶（メモリ）
セルの改良に関する。更に詳しくは、ダイオード
破壊形半導体記憶装置の各記憶（メモリ）セルへ
の書き込み方式が簡略化されており、集積度が向
上しており、しかも、埋め込んだ電極を必要とし
ない半導体記憶装置に関する。
ダイオードマトリツクス回路よりなるダイオード
破壊形半導体記憶装置を構成する記憶（メモリ）
セルの改良に関する。更に詳しくは、ダイオード
破壊形半導体記憶装置の各記憶（メモリ）セルへ
の書き込み方式が簡略化されており、集積度が向
上しており、しかも、埋め込んだ電極を必要とし
ない半導体記憶装置に関する。
半導体記憶装置が、一般に、MIS形、ダイオー
ドマトリツクスアレー形、アモルフアス半導体形
に大別されることは周知である。そのうち、ダイ
オードマトリツクスアレー形は、更に、固定マト
リツクス形、フユーズ切断形、ダイオード破壊形
に細分されるが、ダイオードマトリツクスアレー
形はいずれも書き込まれた情報の消去が不可能で
ある。たヾ、情報の書き込み方式は、固定マスク
形にあつては半導体記憶装置の製造工程において
使用するマスクのパターンにより固定するに反
し、フユーズ切断形、ダイオード破壊形にあつて
は、半導体記憶装置の製造工程中又は完成後に、
所望の記憶（メモリ）セルに選択的に大電流を流
してフユーズを熔断し、又は、接合ダイオードを
破壊してこれをなす点が異なる。
ドマトリツクスアレー形、アモルフアス半導体形
に大別されることは周知である。そのうち、ダイ
オードマトリツクスアレー形は、更に、固定マト
リツクス形、フユーズ切断形、ダイオード破壊形
に細分されるが、ダイオードマトリツクスアレー
形はいずれも書き込まれた情報の消去が不可能で
ある。たヾ、情報の書き込み方式は、固定マスク
形にあつては半導体記憶装置の製造工程において
使用するマスクのパターンにより固定するに反
し、フユーズ切断形、ダイオード破壊形にあつて
は、半導体記憶装置の製造工程中又は完成後に、
所望の記憶（メモリ）セルに選択的に大電流を流
してフユーズを熔断し、又は、接合ダイオードを
破壊してこれをなす点が異なる。
第１図参照
従来技術におけるダイオード破壊形半導体記憶
装置の記憶（メモリ）セル領域の一部分の透視平
面図及びＡ−Ａ断面図を第１図ａ，ｂに示す。図
において、１はＰ形半導体基板であり、２はN+
形を有する埋め込み層であり図ａにおいては上下
方向に延在してダイオードマトリツクスの行又は
列の一部をなし、ボンデイングパツド８とオーミ
ツクに接続されている。３は第１のPN接合であ
り、４は第２のPN接合であり夫々の記憶（メモ
リ）セルに各１個形成される。５は絶縁層であ
り、６は他方の電極であり対応する記憶（メモ
リ）セルの最上拡散層と絶縁層５に設けられた開
口を介してオーミツクに接続されており図ａにお
いては左右方向に延在してダイオードマトリツク
スの列又は行の一部をなす。情報の書き込みにあ
たつては、整流性電通を必要とするマトリツクス
交点に電極６から埋め込み層２に向つて大電流を
流し、第２のPN接合４を破壊して第１のPN接
合３のみを有する記憶（メモリ）セルを構成す
る。一方、導通を必要としないマトリツクス交点
には第１のPN接合３と第２のPN接合４とを存
置して絶縁性を保持する。フユーズ切断形にあつ
ては、情報の書込みを要するマトリツクス交点に
大電流を流してかかる交点に挿入されたフユーズ
を熔断する点が異なる。
装置の記憶（メモリ）セル領域の一部分の透視平
面図及びＡ−Ａ断面図を第１図ａ，ｂに示す。図
において、１はＰ形半導体基板であり、２はN+
形を有する埋め込み層であり図ａにおいては上下
方向に延在してダイオードマトリツクスの行又は
列の一部をなし、ボンデイングパツド８とオーミ
ツクに接続されている。３は第１のPN接合であ
り、４は第２のPN接合であり夫々の記憶（メモ
リ）セルに各１個形成される。５は絶縁層であ
り、６は他方の電極であり対応する記憶（メモ
リ）セルの最上拡散層と絶縁層５に設けられた開
口を介してオーミツクに接続されており図ａにお
いては左右方向に延在してダイオードマトリツク
スの列又は行の一部をなす。情報の書き込みにあ
たつては、整流性電通を必要とするマトリツクス
交点に電極６から埋め込み層２に向つて大電流を
流し、第２のPN接合４を破壊して第１のPN接
合３のみを有する記憶（メモリ）セルを構成す
る。一方、導通を必要としないマトリツクス交点
には第１のPN接合３と第２のPN接合４とを存
置して絶縁性を保持する。フユーズ切断形にあつ
ては、情報の書込みを要するマトリツクス交点に
大電流を流してかかる交点に挿入されたフユーズ
を熔断する点が異なる。
以上に述べたとおり、ダイオードマトリツクス
アレー形の半導体記憶装置は、固定マスク形にあ
つては特定の用途に対し専用のマスクを必要と
し、その製作のために少なからざる時間と費用と
を必要とする欠点を有し、フユーズ切断形、ダイ
オード破壊形にあつては大電流容量を有するドラ
イバー回路を必要とし半導体記憶装置の少なから
ざる面積をこのドライバー回路のために占有さ
れ、集積度が低下する欠点を有する。更に、いづ
れかの形にあつても、N+形埋め込み層２中のＮ
形不純物がその後のエピタキシヤル層形成中に、
エピタキシヤル層中へ拡散すると云う欠点があ
る。これを減少させるために、N+層の不純物濃
度を高くすることができず、この部分の直列抵抗
の増大となつている。
アレー形の半導体記憶装置は、固定マスク形にあ
つては特定の用途に対し専用のマスクを必要と
し、その製作のために少なからざる時間と費用と
を必要とする欠点を有し、フユーズ切断形、ダイ
オード破壊形にあつては大電流容量を有するドラ
イバー回路を必要とし半導体記憶装置の少なから
ざる面積をこのドライバー回路のために占有さ
れ、集積度が低下する欠点を有する。更に、いづ
れかの形にあつても、N+形埋め込み層２中のＮ
形不純物がその後のエピタキシヤル層形成中に、
エピタキシヤル層中へ拡散すると云う欠点があ
る。これを減少させるために、N+層の不純物濃
度を高くすることができず、この部分の直列抵抗
の増大となつている。
本発明の目的は、ダイドードマトリツクスアレ
ー形の半導体記憶装置におけるこれらの欠点を解
決することにあり、情報の書き込みによつて整流
性導通を与えられるメモリセルの二つの電極はい
づれも半導体装置表層に平面的に配設して従来技
術において大きな欠点であつた埋め込み電極の高
抵抗性の問題は解決され、情報の書き込みがレー
ザ、電子ビーム、イオンビーム等エネルギー線を
特定の領域に照射することによつて可能となる如
き構造の記憶（メモリ）セルを提供することを要
旨とし、固定マスク形にあつては専用のマスクを
不要として半導体記憶装置製作の時間の短縮と費
用の減少とを可能とし、ダイオード破壊形にあつ
てはドライバー回路を不要とし集積度の向上を可
能とするのみならず、上記のとおり埋め込み層方
式を変更して電極の抵抗を減少し半導体記憶装置
の信頼性を向上する等の特有の効果を有する。
ー形の半導体記憶装置におけるこれらの欠点を解
決することにあり、情報の書き込みによつて整流
性導通を与えられるメモリセルの二つの電極はい
づれも半導体装置表層に平面的に配設して従来技
術において大きな欠点であつた埋め込み電極の高
抵抗性の問題は解決され、情報の書き込みがレー
ザ、電子ビーム、イオンビーム等エネルギー線を
特定の領域に照射することによつて可能となる如
き構造の記憶（メモリ）セルを提供することを要
旨とし、固定マスク形にあつては専用のマスクを
不要として半導体記憶装置製作の時間の短縮と費
用の減少とを可能とし、ダイオード破壊形にあつ
てはドライバー回路を不要とし集積度の向上を可
能とするのみならず、上記のとおり埋め込み層方
式を変更して電極の抵抗を減少し半導体記憶装置
の信頼性を向上する等の特有の効果を有する。
以下、図面を参照しつヽ、本発明に係る一実施
例につき、その製造工程を追つてその構造を説明
し、本発明の構成と特有の効果とを更に明らかに
する。一例として、表面が酸化膜で覆われたＮ形
のシリコン（Si）単結晶層の酸化膜直下の表層に
Ｐ形の拡散層よりなる線状埋込電極１２がマトリ
ツクスの行又は列として構成されており、この線
状埋込電極１２と並行してＮ−Ｐ形の二重層領域
が点在しており、この二重層領域のＮ層領域上の
酸化膜には開口が設けられており、この開口と他
方の電極１８がオーミツクに接続されており、こ
の電極１８がマトリツクスの列又は行を構成して
おり、二重拡散層と線状埋込電極との間の領域で
は例えば一部酸化膜が除去されて開口が設けてあ
り、この開口領域にはＰ形にドープされた例えば
多結晶シリコン（Si）層が形成されており、上記
の三要素をもつて夫々の記憶（メモリ）セルが構
成されており、導通を必要とするマトリツク交点
に存在する記憶（メモリ）セルには上記のＰ形に
ドープされた多結晶シリコン（Si）層領域にレー
ザ、電子ビーム、イオンビーム等のエネルギー線
が選択的に照射されてこの領域直下を含むＮ形半
導体層１１の表層部分がＰ形に転換され、予め拡
散されている２つのＰ形領域を短絡してこの記憶
（メモリ）セルが選択的に整流性導通を与えられ
る構造の複数の記憶（メモリ）セルを含むダイオ
ード破壊形半導体記憶装置を挙げる。
例につき、その製造工程を追つてその構造を説明
し、本発明の構成と特有の効果とを更に明らかに
する。一例として、表面が酸化膜で覆われたＮ形
のシリコン（Si）単結晶層の酸化膜直下の表層に
Ｐ形の拡散層よりなる線状埋込電極１２がマトリ
ツクスの行又は列として構成されており、この線
状埋込電極１２と並行してＮ−Ｐ形の二重層領域
が点在しており、この二重層領域のＮ層領域上の
酸化膜には開口が設けられており、この開口と他
方の電極１８がオーミツクに接続されており、こ
の電極１８がマトリツクスの列又は行を構成して
おり、二重拡散層と線状埋込電極との間の領域で
は例えば一部酸化膜が除去されて開口が設けてあ
り、この開口領域にはＰ形にドープされた例えば
多結晶シリコン（Si）層が形成されており、上記
の三要素をもつて夫々の記憶（メモリ）セルが構
成されており、導通を必要とするマトリツク交点
に存在する記憶（メモリ）セルには上記のＰ形に
ドープされた多結晶シリコン（Si）層領域にレー
ザ、電子ビーム、イオンビーム等のエネルギー線
が選択的に照射されてこの領域直下を含むＮ形半
導体層１１の表層部分がＰ形に転換され、予め拡
散されている２つのＰ形領域を短絡してこの記憶
（メモリ）セルが選択的に整流性導通を与えられ
る構造の複数の記憶（メモリ）セルを含むダイオ
ード破壊形半導体記憶装置を挙げる。
第２図参照
第１の工程は、Ｎ形のシリコン（Si）単結晶基
板又は層上に形成された酸化膜等をマスクとして
マトリツクスの行又は列をなす領域とこれと平行
してマトリツクスの列又は行と交叉する領域とに
Ｐ形拡散領域を選択的に形成する工程である。か
かるＮ形シリコン（Si）単結晶層はＰ形シリコン
（Si）単結晶層上に形成されるＮ形エピタキシヤ
ル層であつてもよい。この工程完了後のウエーハ
の一部分の平面図とＢ−Ｂ断面図とを第２図ａ，
ｂに示す。図において、１１はＮ形のシリコン
（Si）単結晶層であり、１２がマトリツクスの行
又は列となる線状埋込電極をなすＰ形拡散領域で
ある。１３が線状埋込電極１２と並行して点在し
マトリツクスの交点となるＮ−Ｐ形の二重層領域
の外側のＰ形層である。１４は二酸化シリコン
（SiO2）膜である。線状埋込電極１２は所望の方
向に延在して、特定の行又は列に属するすべての
記憶（メモリ）セルの一方の電極を構成する。
板又は層上に形成された酸化膜等をマスクとして
マトリツクスの行又は列をなす領域とこれと平行
してマトリツクスの列又は行と交叉する領域とに
Ｐ形拡散領域を選択的に形成する工程である。か
かるＮ形シリコン（Si）単結晶層はＰ形シリコン
（Si）単結晶層上に形成されるＮ形エピタキシヤ
ル層であつてもよい。この工程完了後のウエーハ
の一部分の平面図とＢ−Ｂ断面図とを第２図ａ，
ｂに示す。図において、１１はＮ形のシリコン
（Si）単結晶層であり、１２がマトリツクスの行
又は列となる線状埋込電極をなすＰ形拡散領域で
ある。１３が線状埋込電極１２と並行して点在し
マトリツクスの交点となるＮ−Ｐ形の二重層領域
の外側のＰ形層である。１４は二酸化シリコン
（SiO2）膜である。線状埋込電極１２は所望の方
向に延在して、特定の行又は列に属するすべての
記憶（メモリ）セルの一方の電極を構成する。
第３図参照
第２の工程は、前工程において形成されたＰ形
層１３の中に、二酸化シリコン（SiO2）膜等を
マスクとしてＮ形領域１５を選択的に形成する工
程である。この工程完了後のウエーハの一部分の
平面図とＣ−Ｃ断面図とを第３図ａ，ｂに示す。
図において、１５がこの工程で形成されたＮ形領
域である。
層１３の中に、二酸化シリコン（SiO2）膜等を
マスクとしてＮ形領域１５を選択的に形成する工
程である。この工程完了後のウエーハの一部分の
平面図とＣ−Ｃ断面図とを第３図ａ，ｂに示す。
図において、１５がこの工程で形成されたＮ形領
域である。
第４図参照
第３の工程は、Ｐ形領域１２とＮ−Ｐ形の二重
層領域１５−１３との間の領域の二酸化シリコン
（SiO2）膜１４の一部を除去して開口を設け、こ
の開口にＰ形にドープされた多結晶シリコン
（Si）層１６を被着形成する工程である。二酸化
シリコン（SiO2）膜１４の一部を除去する方法
は通常のエツチング方法が適用可能であり、又、
Ｐ形の多結晶シリコン（Si）層１６を形成する方
法も通常の科学的気相成長法が適用可能である。
この工程完了後のウエーハの一部分の平面図とＤ
−Ｄ断面図とを第４図ａ，ｂに示す。図におい
て、１６がＰ形の多結晶シリコン（Si）層であ
り、Ｎ形のシリコン（Si）単結晶層１１と直接触
媒している。
層領域１５−１３との間の領域の二酸化シリコン
（SiO2）膜１４の一部を除去して開口を設け、こ
の開口にＰ形にドープされた多結晶シリコン
（Si）層１６を被着形成する工程である。二酸化
シリコン（SiO2）膜１４の一部を除去する方法
は通常のエツチング方法が適用可能であり、又、
Ｐ形の多結晶シリコン（Si）層１６を形成する方
法も通常の科学的気相成長法が適用可能である。
この工程完了後のウエーハの一部分の平面図とＤ
−Ｄ断面図とを第４図ａ，ｂに示す。図におい
て、１６がＰ形の多結晶シリコン（Si）層であ
り、Ｎ形のシリコン（Si）単結晶層１１と直接触
媒している。
第５図参照
第４の工程は、Ｎ−Ｐ形の二重層領域１５−１
３の内側のＮ形領域１５上の二酸化シリコン
（SiO2）よりなる絶縁膜１４の一部と線状埋込電
極１２上の二酸化シリコン（SiO2）よりなる絶
縁膜１４の一部（ボンデイングパツド形成領域）
とを除去して開口を設け、前者にはマトリツクス
の列又は行を構成する電極１８を後者にはマトリ
ツクスの行又は列を構成する線状埋込電極１２の
ボンデイングパツド１７を配設する工程である。
二酸化シリコン（SiO2）膜１４の一部を除去す
る方法は通常のエツチング方法が適用可能であ
り、電極及びボンデイングパツドを形成する方法
も金属の蒸着、スパツタリング及びこれに続く選
択エツチング等通常のオーミツク電極形成方法が
適用可能である。この工程完了後のウエーハの一
部分の平面図とＥ−Ｅ断面図とを第５図ａ，ｂに
示す。図において、１７が線状埋込電極１２のボ
ンデイングパツドであり、１８がマトリツクスの
列又は行を構成する電極であり、Ｎ−Ｐ形の二重
拡散層１５−１３の内側のＮ形層１５とオーミツ
クに接続されている。
３の内側のＮ形領域１５上の二酸化シリコン
（SiO2）よりなる絶縁膜１４の一部と線状埋込電
極１２上の二酸化シリコン（SiO2）よりなる絶
縁膜１４の一部（ボンデイングパツド形成領域）
とを除去して開口を設け、前者にはマトリツクス
の列又は行を構成する電極１８を後者にはマトリ
ツクスの行又は列を構成する線状埋込電極１２の
ボンデイングパツド１７を配設する工程である。
二酸化シリコン（SiO2）膜１４の一部を除去す
る方法は通常のエツチング方法が適用可能であ
り、電極及びボンデイングパツドを形成する方法
も金属の蒸着、スパツタリング及びこれに続く選
択エツチング等通常のオーミツク電極形成方法が
適用可能である。この工程完了後のウエーハの一
部分の平面図とＥ−Ｅ断面図とを第５図ａ，ｂに
示す。図において、１７が線状埋込電極１２のボ
ンデイングパツドであり、１８がマトリツクスの
列又は行を構成する電極であり、Ｎ−Ｐ形の二重
拡散層１５−１３の内側のＮ形層１５とオーミツ
クに接続されている。
以上の説明にあつては、本発明の要旨である記
憶（メモリ）セルの形成工程のみについて述べて
あるが、ダイオードマトリツクスアレー形半導体
記憶装置に当然必要な読み出し用ドライバ回路、
マルチプレクサー回路、出力回路等も併行的に形
成されることは云うまでもない。
憶（メモリ）セルの形成工程のみについて述べて
あるが、ダイオードマトリツクスアレー形半導体
記憶装置に当然必要な読み出し用ドライバ回路、
マルチプレクサー回路、出力回路等も併行的に形
成されることは云うまでもない。
次に情報の書き込み動作を説明する。第５図
ａ，ｂから明らかなように、マトリツクスの各交
点においてはボンデイングパツド１７と電極１８
との間にＰ−Ｎ−Ｐ−Ｎ接合が存在するので、い
づれかの方向に対しても導通はない。そこで、整
流性導通を必要とするマトリツクス交点に存在す
る記憶（メモリ）セルに対しては、Ｐ形の多結晶
シリコン（Si）層１６領域上に選択的にレーザ、
電子ビーム、イオンビーム等のエネルギー線を照
射して、このＰ形多結晶シリコン（Si）層１６か
らＰ形不純物を単結晶シリコン（Si）層１１中に
拡散させ、この多結晶シリコン（Si）層１６の下
部領域において、Ｐ形線状埋込電極１２とＮ−Ｐ
形の二重層領域１５−１３の外側のＰ形領域１３
とをＰ形の拡散層で接続する。その結果、線状埋
込電極１２（ボンデイングパツド１７）とＮ−Ｐ
形の二重層領域１５−１３の内側のＮ形領域１５
とオーミツクに接続されている電極との間には領
域１３と領域１５との間における唯１個のＰ−Ｎ
接合が残ることになり、電極１２から電極１８に
向つて整流性導通を有する記憶（メモリ）セルと
なり、情報の書き込みがなされる。
ａ，ｂから明らかなように、マトリツクスの各交
点においてはボンデイングパツド１７と電極１８
との間にＰ−Ｎ−Ｐ−Ｎ接合が存在するので、い
づれかの方向に対しても導通はない。そこで、整
流性導通を必要とするマトリツクス交点に存在す
る記憶（メモリ）セルに対しては、Ｐ形の多結晶
シリコン（Si）層１６領域上に選択的にレーザ、
電子ビーム、イオンビーム等のエネルギー線を照
射して、このＰ形多結晶シリコン（Si）層１６か
らＰ形不純物を単結晶シリコン（Si）層１１中に
拡散させ、この多結晶シリコン（Si）層１６の下
部領域において、Ｐ形線状埋込電極１２とＮ−Ｐ
形の二重層領域１５−１３の外側のＰ形領域１３
とをＰ形の拡散層で接続する。その結果、線状埋
込電極１２（ボンデイングパツド１７）とＮ−Ｐ
形の二重層領域１５−１３の内側のＮ形領域１５
とオーミツクに接続されている電極との間には領
域１３と領域１５との間における唯１個のＰ−Ｎ
接合が残ることになり、電極１２から電極１８に
向つて整流性導通を有する記憶（メモリ）セルと
なり、情報の書き込みがなされる。
以上に説明せるとおり、情報の書き込みはエネ
ルギー線の選択的照射によつてなされるので、固
定マスク形にあつては、情報の書き込みのための
マスクを製作する必要がなく、半導体記憶装置製
作の時間の短縮及び費用の減少が可能となり、Ｐ
−ROMを含むダイオード破壊形にあつては、情
報の書き込みのためのドライバー回路の必要がな
く、集積回路を向上することができる。更に、第
１図ａ，ｂと第５図ａ，ｂとを比較すれば明らか
なように、製造工程はむしろ簡略化されており、
特に、本発明の構造にあつては、第１図ａ，ｂに
示す如き埋め込み電極２とは全く異なる構造の線
状埋込電極１２が採用されているので、電気抵抗
値が従来技術における埋め込み電極２の場合の如
く表面抵抗で数10Ω／口程度でなく、１桁程度改
善されて数Ω／口程度となる。もつとも、記憶
（メモリ）セル自体の占有面積は多少大きくなる
傾向は否めないが、ドライバー回路がなくなるの
で全体としては集積度が向上する。又、Ｐ形領域
１２，１３の形成はアイソレーシヨンとしての二
酸化シリコン（SiO2）層に自己整合させる形で
形成することができるので、全体として、素子の
集積化に寄与する。
ルギー線の選択的照射によつてなされるので、固
定マスク形にあつては、情報の書き込みのための
マスクを製作する必要がなく、半導体記憶装置製
作の時間の短縮及び費用の減少が可能となり、Ｐ
−ROMを含むダイオード破壊形にあつては、情
報の書き込みのためのドライバー回路の必要がな
く、集積回路を向上することができる。更に、第
１図ａ，ｂと第５図ａ，ｂとを比較すれば明らか
なように、製造工程はむしろ簡略化されており、
特に、本発明の構造にあつては、第１図ａ，ｂに
示す如き埋め込み電極２とは全く異なる構造の線
状埋込電極１２が採用されているので、電気抵抗
値が従来技術における埋め込み電極２の場合の如
く表面抵抗で数10Ω／口程度でなく、１桁程度改
善されて数Ω／口程度となる。もつとも、記憶
（メモリ）セル自体の占有面積は多少大きくなる
傾向は否めないが、ドライバー回路がなくなるの
で全体としては集積度が向上する。又、Ｐ形領域
１２，１３の形成はアイソレーシヨンとしての二
酸化シリコン（SiO2）層に自己整合させる形で
形成することができるので、全体として、素子の
集積化に寄与する。
以上説明せるとおり、本発明によれば、固定マ
スク形であるとＰ−ROMを含むダイオード破壊
形であるとを問わず、ダイオードマトリツクスア
レー形の半導体記憶装置において、情報の書き込
みがエネルギー線の選択的照射によつて可能であ
るから、情報の書き込み方式が簡略化されてお
り、固定マスク形にあつてはマスクが不要であ
り、ダイオード破壊形にあつては集積度が向上し
ており、しかも、埋め込み電極の抵抗の小さい信
頼度の高い半導体記憶装置を影響することができ
る。
スク形であるとＰ−ROMを含むダイオード破壊
形であるとを問わず、ダイオードマトリツクスア
レー形の半導体記憶装置において、情報の書き込
みがエネルギー線の選択的照射によつて可能であ
るから、情報の書き込み方式が簡略化されてお
り、固定マスク形にあつてはマスクが不要であ
り、ダイオード破壊形にあつては集積度が向上し
ており、しかも、埋め込み電極の抵抗の小さい信
頼度の高い半導体記憶装置を影響することができ
る。
上記の説明にあつては、Ｎ形のシリコン（Si）
単結晶層を用いた列を挙げてあるが、これが一例
に過ぎず、Ｎ形に限ることなく、又シリコン
（Si）以外の半導体をもつて製作することも可能
なことは云うまでもない。
単結晶層を用いた列を挙げてあるが、これが一例
に過ぎず、Ｎ形に限ることなく、又シリコン
（Si）以外の半導体をもつて製作することも可能
なことは云うまでもない。
第１図ａ，ｂは従来技術におけるダイオード破
壊形半導体記憶装置の記憶（メモリ）セル領域の
一部分の透視平面図及びＡ−Ａ断面図である。第
２図ａ，ｂ、第３図ａ，ｂ、第４図ａ，ｂ、第５
図ａ，ｂは、夫々、本発明に係るダイオード破壊
形半導体記憶装置の製造方法の第１の工程、第２
の工程、第３の工程、第４の工程完了後の記憶
（メモリ）セル領域のウエーハの透視平面図と断
面図である。 １１……半導体単結晶層、１２……線状埋込電
極、１３……二重層領域の外側層、１４……絶縁
層、１５……二重層領域の内側層、１６……ドー
プされた多結晶半導体層、１７……線状埋込電極
用ボンデイングパツド、１８……電極。
壊形半導体記憶装置の記憶（メモリ）セル領域の
一部分の透視平面図及びＡ−Ａ断面図である。第
２図ａ，ｂ、第３図ａ，ｂ、第４図ａ，ｂ、第５
図ａ，ｂは、夫々、本発明に係るダイオード破壊
形半導体記憶装置の製造方法の第１の工程、第２
の工程、第３の工程、第４の工程完了後の記憶
（メモリ）セル領域のウエーハの透視平面図と断
面図である。 １１……半導体単結晶層、１２……線状埋込電
極、１３……二重層領域の外側層、１４……絶縁
層、１５……二重層領域の内側層、１６……ドー
プされた多結晶半導体層、１７……線状埋込電極
用ボンデイングパツド、１８……電極。
Claims (1)
- 【特許請求の範囲】 １ 一導電形半導体単結晶基板又は層に形成され
たダイオードマトリツクス回路よりなるダイオー
ド破壊形半導体記憶装置において、 一導電形半導体基板１１又は層１１の表面に形
成された第１の反対導電形領域１２と 前記半導体基板又は層１１の表面に前記第１の
反対導電形領域から離隔して配設された第２の反
対導電形領域１３と、 前記第２の反対導電形領域１３内に形成された
一導電形領域１５と、 前記第１の反対導電形領域１２と第２の反対導
電形領域１３との間の半導体基板１１上に配設さ
れた反対導電形不純物源１６とを有し、 前記反対導電形不純物源１６へのエネルギー線
の照射により情報の書込みがなされる ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690280A JPS5750468A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12690280A JPS5750468A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750468A JPS5750468A (en) | 1982-03-24 |
| JPH0318351B2 true JPH0318351B2 (ja) | 1991-03-12 |
Family
ID=14946708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12690280A Granted JPS5750468A (en) | 1980-09-12 | 1980-09-12 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750468A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4233671A (en) * | 1979-01-05 | 1980-11-11 | Stanford University | Read only memory and integrated circuit and method of programming by laser means |
-
1980
- 1980-09-12 JP JP12690280A patent/JPS5750468A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750468A (en) | 1982-03-24 |
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