JPH0318353B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、MOSダイナミツクメモリセル及び
その製造方法に関し、更に詳細には、上記メモリ
セルはCMOS処理工程により製造し得る。

市販の金属−酸化膜−半導体（MOS）、ランダ
ムアクセスメモリ（RAM）の多くは、一つのト
ランジスタと一つのキヤパシタから成るメモリで
製造されている。このような従来のセルとして
は、米国特許第3387286号が挙げられる。

本発明は、CMOS処理工程を使用し得、単一
トランジスタとキヤパシタンス部材とから成るダ
イナミツクRAMセルに関し、又本発明のセル
は、従来のものよりフイールド酸化膜領域が少な
く、従つて高密度に形成できるという利点を含
む、いくつかの利点を有している。

本発明セルの利点の１つは、アルフア線に対す
る強さを増していることである。代表的なｎ−チ
ヤネルダイナミツクRAM、特に高密度RAM（た
とえば、16K、64K及び256K）にアルフア線が当
ると、基板に電離が起つてしまい、少数キヤリア
が活性領域（蓄積キヤパシタ及びセンシングビツ
トライン）に流れて、誤動作の原因となつてい
た。従つてｎ形ウエルに形成された本発明セル
は、ウエルと基板間に生じたバリヤにより、これ
ら少数キヤリアによる影響から蓄積キヤパシタ及
びセンシングビツトラインの信号電荷を保護する
ものである。

本発明のMOSダイナミツクRAMセルは、ｐ形
シリコン基板上のｎ形ウエルに形成されている。
このセルは、蓄積キヤパシタに選択的に結合する
トランジスタを有している。ウエル上には絶縁層
を介して蓄積キヤパシタのプレート部材が形成さ
れている。プレート部材の下のウエルにはｐ形領
域が形成されている。ｐ形領域内には形成された
ｎ形埋込接点領域は、ｐ形領域を貫通してプレー
ト部材をウエルに接続し、又ｎ形埋込接点は隣接
するセル間に電子的分離を行ない、プレート部材
をウエル電位に結合している。ｐ形領域と基板及
びプレート部材間には、かなりのキヤパシタが生
じ、又、埋込接点領域とｐ形領域（側壁）間にも
キヤパシタンスが生ずる。その結果、セルは、ア
ルフア線の影響に対して高い信頼性を有し、しか
も基板面積を最小にすることができる。

本発明は、CMOS処理により形成したMOSダ
イナミツクRAMセルに関する。以下本発明にお
いて使用するドーピングレベルや種々の膜厚等の
記載は、単に本発明の理解を助けるためのもので
あつて、本発明は、これら記載に何ら限定される
ものではない。又、周知の処理工程や構造につい
ては、本発明を不明瞭にしないため、詳細な説明
は省略している。

以下図面に基づいて本発明の実施例について説
明する。

第１図は、対になつた本発明のメモリセルを示
している。各対のメモリセルはビツトライン１３
に結合している。セル１０は、ｐ−チヤネルトラ
ンジスタ３５を有し、このトランジスタは、ワー
ドライン１６に電位がかかるとビツトライン１３
に蓄積キヤパシタを選択的に結合する。同様に、
セル１１においても、ワードライン１７に電位が
かかると、ｐ−チヤネルトランジスタ３６はビツ
トライン１３に蓄積キヤパシタを結合する。第１
図の等価回路において、蓄積キヤパシタは、デプ
リーシヨン型のトランジスタ３７，３８として示
されている。後述するが、トランジスタ３７のゲ
ート乃至プレート２６は、埋込接点領域を介して
ｎ形ウエルに結合し、ウエルとプレートの両方を
V_CCに保持している。従つて、キヤパシタ３７ｂ
として示すように、トランジスタ３７のプレート
２６とｐ形チヤネル領域間にはキヤパシタンスが
生ずる。又、トランジスタ３７のｐ形チヤネル領
域とｎ形ウエル間の接合部にはかなりのキヤパシ
タンスが生ずる。これは等価回路においてキヤパ
シタ３７ａとして示している。ｐ形チヤネル領域
と埋込接点領域間の側壁にも、セルに対していく
らかのキヤパシタンス（20〜25％）が生ずる。こ
のキヤパシタンスはキヤパシタ３９として示され
ている。セル１１に対しても同様に、トランジス
タ３８はキヤパシタ３８ａ，３８ｂを与え、側壁
キヤパシタンスはキヤパシタ４１として示されて
いる。

第１図の等価回路は、第２図の線Ａ−Ａ及び線
Ｂ−Ｂ間の領域を示している。（この構造の製造
工程は、第４図乃至第９図に示している。）第１
図のビツトライン１３は、領域２２を接点１４に
接続する金属ライン１３として示されている。領
域２２は、トランジスタ３５，３６の共通ソー
ス／ドレイン領域を形成している。ｐ−チヤネル
トランジスタ３５は、領域３２，２２間に形成さ
れ、トランジスタ３６は領域３３，２２間に形成
され、トランジスタ36は領域３３，２２間に形成
される。

第１図のプレート部材２６は、埋込接点領域２
４を介してｎ−ウエル１５に接触する細長いポリ
シリコン（多結晶シリコン）ラインから成つてい
る。（これは、２つの列のセルを示した第３図に
おいて詳細に示されている。）側壁キヤパシタン
ス（キヤパシタ３９）は、領域２４と領域２９ｂ
間に形成される。セル１１においても同様に、キ
ヤパシタ４１は、ｐ形領域３０ａとｎ形領域２５
間に形成される。セル１０のキヤパシタ３７ｂ
は、ポリシリコン部材２６と領域２９ｂ間に形成
され、キヤパシタ３７ａは、領域２９ｂとｎ形ウ
エル１５間の接合部において形成される。セル１
２においても、セル１０と同様の領域にキヤパシ
タ３８ａ，３８ｂが形成される。

本発明のセルを配列する場合、第２図のポリシ
リコン部材２６，２７及び領域２４，２５は、隣
接するセルと共有している。このようなセルの一
方は、第２図のセクシヨンラインＡ−Ａの左側に
（部材２６と領域２４とを共有して）位置し、他
方はセクシヨンラインＢ−Ｂの右側に（部材２７
と領域２５を共有して）位置している。他のセル
も又、ビツトライン１３に結合している。セルア
レイの縦方向における細長いポリシリコンライン
２６，２７は、第３図に示すように他のセルに対
するプレート部材を成している。同様に、ワード
ライン１６，１７は、細長いポリシリコン部材か
ら成り、アレイの縦方向に沿つた他のセルに対す
るワードラインを成している。

第４図乃至第９図は、本発明のセルの製造工程
を示している。第４図に示したｐ形シリコン基板
１２は、38〜63オーム・センチメートルのレベル
にドープされている。“フロント・エンド”処理
工程は、複数のｎ形ウエル１５を形成する工程を
含んでいる。これらウエルは、RAMセルのホス
ト領域として使用され、又これらウエルの形成と
同時に、周辺のCMOS回路用の他のウエルも又
形成される。拡散及びドライブ工程により、約５
ミクロンの深さまでリンをドープしたｎ形ウエル
を形成する。このフロンドエンド処理工程では、
ウエル１５上に酸化膜層４３を成長させ、その後
窒化シリコン層４４を形成している。ウエル１
５、チヤネルストツプ領域や、上層のフイールド
酸化膜を形成する特定のプロセスは、1980年３月
24日出願の米国特許願第133580号、発明の名称
「CMOSプロセス」において詳細に示されてい
る。なお、この出願は本出願人に譲渡されてい
る。第３図に示すようにチヤネルストツプ及びフ
イールド酸化膜は、アレイの領域５０に形成され
ている。同時に、周辺回路用のチヤネルストツプ
及びフイールド酸化膜領域も形成される。

第５図の断面図において、１つのｎ形ウエル１
５が基板１２に形成されている。ウエルを形成し
かつ第４図の窒化シリコン層４４を除去した後、
フオトレジスト層５２を酸化膜層４３上に被着す
る。続いて、一般的なフオトリソグラフイ技術に
より、層５２を貫通する開口４８，４９（第５
図）を形成して下層の酸化膜領域４３を露出させ
る。その後、矢印５３で示すように基板にイオン
を注入して、ｐ形領域２９，３０を形成する。す
なわち、50KEVのレベルでボロンを注入して、
４×10¹⁸cm^-2の濃度レベルを得、さらに１時間
1000℃のドライブ工程を行なう。

さらに、フオトレジスト層５２の残りを、酸化
膜層４３とともに除去する。その後、ほぼ350Å
の厚さの新しいゲート酸化膜層５７（第６図）を
成長（HC1成長）させる。本実施例では、アレ
イに軽くボロンイオン注入（シート注入）を行な
つて、アレイ中のデイバイスの閾値電圧を調節し
ている、この注入は、50KEVのエネルギレベル
で行ない、７×10¹¹cm^-2ドーパント濃度レベルを
得ている。

次に、酸化膜層５７上にフオトレジスタ層５８
を形成し、一般的なフオトリソグラフイ技術によ
り開口５９，６０を形成する。これら開口におけ
る酸化膜層５７をエツチングして、下層のｐの形
領域２９，３０の領域を露出させる。

さらに、フオトレジスト層５８を除去した後、
基板上に多結晶シリコン（ポリシリコン）層６１
を形成する。開口は、第６図に示した工程におい
て酸化膜層５７に形成されているので、第７図に
示すように上記ポリシリコン層６１は領域２９，
３０に接触する。本実施例では、このポリシリコ
ン層６１を、約5000〓の厚さで、ｎ形ドーパン
ト、たとえばリンで高濃度にドープしている。さ
らに第７図に示すように、ポリシリコン層６１上
に、酸化膜層６３を成長させる。この工程及びそ
の後の他の高温処理工程により、ポリシリコン層
６１からｎ形ドーパントを、領域２９，３０を貫
通してドライブさせ、領域２９に接点領域２４を
かつ領域３０に接点領域２５を形成する。実際に
は、これら領域２４，２５は、次の高温処理工程
によりさらに拡散を行なわなければ完全には形成
されないが、簡単化のため第７図では領域２４，
２５が既にウエル１５にドライブされているよう
に示されている。

次に、第７図に示すように、通常のフオトリソ
グラフイ技術によりポシリコン層６１をパターン
化し、ライン２６，２７（プレート部材）とワー
ドライン１６，１７とを形成する。

この時点において、ひ素を高濃度に注入し、
CMOS周辺回路のｎ−チヤネルトランジスタの
ソース及びドレイン領域を形成する。しかし、こ
の注入はアレイには実施しない。

さらに、アレイ及び周辺回路にボロンを注入し
て、ｐ−チヤネルデイバイスのソース及びドレイ
ン領域を形成する。なお、第９図では領域２２，
３２，３３がドープされている。これら領域は、
ライン１６，１７及びプレート部材２６，２７に
整合して形成する。50KEVのエネルギーレベル
でボロン注入を行なつて、１×10¹⁴cm^-2のドーパ
ント濃度を得ている。

次に、周知の工程により、基板上に保護ガラス
膜を形成しかつ金属ビツトライン及び接点を形成
して、第２図に示すような構造のセルに完成す
る。そして、ｎ形ウエル１５とともにプレート部
材２６，２７を、（基板に関して）５ボルトの正
電位に結合する。

重要なことは、領域２４，２５で領域２９，３
０を夫々二分して、領域２９ａ，２９ｂ、及び３
０ａ，３０ｂを形成することにより、隣接するセ
ル対間を分離していることである。むろん、これ
ら接点は、プレート部材２６，２７をｎ形ウエル
に結合するという重要な働きも有している。又、
これら領域は、その側壁に蓄積キヤパシタンス
（たとえば第１図のキヤパシタ３９）を得ている。
従来技術においては、領域２４，２５が占めてい
る領域にフイールド酸化膜を成長させていること
があるが、これら酸化膜はかなりの基板面積を占
有し、しかもセルのキヤパシタンスを増すもので
はなかつた。さらに本発明においては、プレート
部材２６，２７が低抵抗のポリシリコンであつ
て、ｎ形ウエルがこのプレート部材によりクラン
プされているため蓄積セルとビツト間に生ずるノ
イズは減少して、回路動作を改良することができ
る。又、このセルは、１つのポリシリコン層しか
必要としないため簡単に製造することができる。
（従来技術のダイナミツクRAMセルでは、２つ
のポリシリコン層を使用することが多い。） このように、CMOS処理工程により形成した
本発明の高密度ダイナミツクメモリセルは、アル
フア線による誤動作に対して高い信頼性を有する
ものである。

【図面の簡単な説明】

第１図は本発明に基づいた一対のメモリセルの
等価回路、第２図は、本発明による一対のメモリ
セルの断面図、第３図は上層のメタルラインを除
去した第２図のセルの平面図、第４図はｎ形ウエ
ルを含む基板の断面図、第５図は基板に一対のｐ
形領域を形成した後の第４図の基板の断面図、第
６図はフオトレジスト層を貫通してｐ形領域に接
触する開口を形成した後の第５図の基板の断面
図、第７図はポリシリコン層を基板上に形成しか
つｐ形領域を貫通してｎ形ドーパントをドライブ
してウエルに接触させた後の第６図の基板の断面
図、第８図はポリシリコン層をパターン化した後
の第７図の基板の断面図、第９図はさらにドーピ
ングした後の第８図の基板の断面図である。 １２……基板、１３……ビツトライン、１５…
…Ｎ形ウエル、１６，１７……ワードライン、２
４，２５……埋込接点領域、２６，２７……プレ
ート部材、２９，３０……ｐ形領域、４３……酸
化膜、４４……窒化シリコン層、５２，５８……
フオトレジスト層、４８，４９，５９，６０……
開口、６１……ポリシリコン層、６３……酸化
膜。

Claims (1)

1. 【特許請求の範囲】 １ ｎ形ウエルに配置されたMOSダイナミツク
   メモリセルであつて、トランジスタと、このトラ
   ンジスタに結合され、電荷を蓄積するためのキヤ
   パシタとを備え；このキヤパシタは、ｐ形シリコ
   ン基板の前記ｎ形ウエルの上に絶縁層を挟んで配
   置されたプレート部材と、前記プレート部材およ
   び前記絶縁層の下で前記ｎ形ウエル内に配置され
   たｐ形領域と、前記プレート部材を前記ｎ形ウエ
   ルへ結合するために前記プレート部材から前記ｎ
   形ウエルへ延び、前記ｐ形領域を通るｎ形埋込接
   点領域とを有し；アルフア線粒子による誤動作に
   対して高い信頼性を有する高密度ダイナミツクメ
   モリセルと成したことを特徴とするMOSダイナ
   ミツクメモリセル。 ２ 特許請求の範囲第１項記載のセルにおいて、
   プレート部材は多結晶シリコン部材であることを
   特徴とするMOSダイナミツクメモリセル。 ３ 特許請求の範囲第２項記載のセルにおいて、
   多結晶シリコン部材は埋込接点領域に接触してい
   ることを特徴とするMOSダイナミツクメモリセ
   ル。 ４ 特許請求の範囲第３項記載のセルにおいて、
   Ｐ形領域は、トランジスタのソース／ドレイン領
   域に隣接していることを特徴とするMOSダイナ
   ミツクメモリセル。 ５ 特許請求の範囲第３項記載のセルにおいて、
   多結晶シリコン部材と埋込接点領域は、隣接のセ
   ルと共有されていることを特徴とするMOSのダ
   イナミツクメモリセル。 ６ ｎ形ウエルに設けられた一対のMOSダイナ
   ミツクメモリセルであつて、Ｐチヤネルの第１お
   よび第２のトランジスタと、前記ｎ形ウエル内に
   配置されたｐ形領域と、このｐ形領域を貫通して
   前記ｎ形ウエルに接触するとともに、このｐ形領
   域を、前記第１のトランジスタに結合するＰ形第
   １領域と前記第２のトランジスタに結合するｐ形
   第２領域とに分割するように配置されたｎ形領域
   と、前記ｐ形領域上に配置されて前記ｎ形領域に
   接触したプレート部材とを備え、前記プレート部
   材は前記ｐ形第１領域およびｐ形第２領域ととも
   にセル用のシヤパシタンス蓄積手段を形成し、前
   記ｐ形第１領域およびｐ形第２領域のそれぞれと
   前記ｎ形領域との間に接合部に付加蓄積キヤパシ
   タンスを形成することを特徴とする、一対の
   MOSダイナミツクメモリセル。 ７ 特許請求の範囲第６項記載のセルにおいて、
   プレート部材は多結晶シリコン部材であることを
   特徴とする一対のMOSダイナミツクメモリセル。 ８ 特許請求の範囲第７項記載のセルにおいて、
   ｐ形領域はボロンをドープした領域であることを
   特徴とする一対のMOSダイナミツクメモリセル。 ９ ｎ形ウエル内にｐ形領域を形成する工程と、
   ｎ形ドーパントでドープした多結晶シリコン層
   を、前記ｐ形領域の上にそのｐ形領域にその所定
   の部分領域で接触させて形成する工程と、前記所
   定の部分領域における前記多結晶シリコン層から
   前記ｐ形領域へｎ形ドーパントをドライブして、
   前記ｐ形領域をｐ形第１領域とｐ形第２領域とに
   分割するｎ形領域を形成するドライブ工程とを備
   え、２つの蓄積キヤパシタをｎ形ウエル内に形成
   することを特徴とするダイナミツクメモリの製造
   方法。 １０ 特許請求の範囲第９項記載の方法におい
   て、ｐ形領域を形成する工程は、ボロンでのイオ
   ン注入を含むことを特徴とするダイナミツクメモ
   リの製造方法。 １１ 特許請求の範囲第９項記載の方法におい
   て、多結晶シリコン層のある領域をパターン化し
   てｐ形第１領域およびｐ形第２領域の上にプレー
   ト部材を形成し、かつ前記多結晶シリコン層の他
   の領域をパターン化してトランジスタのゲート部
   材を形成することを特徴とするダイナミツクメモ
   リの製造方法。 １２ 特許請求の範囲第１１項記載の方法におい
   て、トランジスタのｐ形ソース及びドレインはド
   ーピングで形成され、前記ソース及びドレイン領
   域の少なくとも１つが、ｐ形第１領域およびｐ形
   第２領域と隣接して形成されることを特徴とする
   ダイナミツクメモリの製造方法。