JPH0318374B2 - - Google Patents
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- JPH0318374B2 JPH0318374B2 JP57223964A JP22396482A JPH0318374B2 JP H0318374 B2 JPH0318374 B2 JP H0318374B2 JP 57223964 A JP57223964 A JP 57223964A JP 22396482 A JP22396482 A JP 22396482A JP H0318374 B2 JPH0318374 B2 JP H0318374B2
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- gate
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- capacitor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/601—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors using transformer coupling
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ゲートターンオフサイリスタに適し
たオフゲートパルス増幅回路に関する。
たオフゲートパルス増幅回路に関する。
［発明の技術的背景とその問題点］
ゲートターンオフサイリスタをオフするために
第１図ようなオフゲートパルスを用いている。
第１図ようなオフゲートパルスを用いている。
従来このようなパルスを作り出すオフゲートパ
ルス増幅回路の一例としては第２図の回路が良く
用いられいてる。第２図において、１は直流電
源、２はコンデンサ、３は抵抗器、４はパルスト
ランス、５はパルストランス４の１次巻線、６は
同じく２次巻線、７はトランジスタ、８はパルス
トランス４を介してオフゲートパルスが供給され
るゲートターンオフサイリスタ（以下単にGTO
と記す）のゲート回路（以下単に負荷と記す）、
９はツエナダイオード、１０はダイオードであ
る。
ルス増幅回路の一例としては第２図の回路が良く
用いられいてる。第２図において、１は直流電
源、２はコンデンサ、３は抵抗器、４はパルスト
ランス、５はパルストランス４の１次巻線、６は
同じく２次巻線、７はトランジスタ、８はパルス
トランス４を介してオフゲートパルスが供給され
るゲートターンオフサイリスタ（以下単にGTO
と記す）のゲート回路（以下単に負荷と記す）、
９はツエナダイオード、１０はダイオードであ
る。
トランジスタ７がターンオンすると、パルスト
ランス４の１次巻線５には直流電源１の電圧Ｅが
コンデンサ２を介して印加される。コンデンサ２
は最初充電されていない為１次巻線５には電圧Ｅ
が印加され、２次巻線６にはＥ／ｎの電圧が生ず
る（ｎは１次巻線数数／２次巻線数）。コンデン
サ２が充電されるに伴つて、１次巻線５の両端に
加わる電圧は次第に減少していく。定常値は抵抗
器３の抵抗値をR1、負荷抵抗の１次巻線換算抵
抗値をR2とするとＥ・R2／R1＋R2となる。更
にパルストランス４の１次巻線５の励磁電流が増
大するに伴つて抵抗器３の電圧降下が増大し、１
次巻線５に加わる電圧は減少する。
ランス４の１次巻線５には直流電源１の電圧Ｅが
コンデンサ２を介して印加される。コンデンサ２
は最初充電されていない為１次巻線５には電圧Ｅ
が印加され、２次巻線６にはＥ／ｎの電圧が生ず
る（ｎは１次巻線数数／２次巻線数）。コンデン
サ２が充電されるに伴つて、１次巻線５の両端に
加わる電圧は次第に減少していく。定常値は抵抗
器３の抵抗値をR1、負荷抵抗の１次巻線換算抵
抗値をR2とするとＥ・R2／R1＋R2となる。更
にパルストランス４の１次巻線５の励磁電流が増
大するに伴つて抵抗器３の電圧降下が増大し、１
次巻線５に加わる電圧は減少する。
次にトランジスタ７をオフすると１次巻線５に
流れていた励磁電流は直ちに零にはなり得ないの
で、１次巻線５→ツエナダイオード９→ダイオー
ド１０の閉回路で、パルストランス４の励磁イン
ダクタンスに蓄えられたエネルギが零になる迄循
環電流が流れ続ける。コンデンサ２に充電された
電荷は、コンデンサ２と抵抗器３の閉回路で消費
されて零となる。
流れていた励磁電流は直ちに零にはなり得ないの
で、１次巻線５→ツエナダイオード９→ダイオー
ド１０の閉回路で、パルストランス４の励磁イン
ダクタンスに蓄えられたエネルギが零になる迄循
環電流が流れ続ける。コンデンサ２に充電された
電荷は、コンデンサ２と抵抗器３の閉回路で消費
されて零となる。
従つて、第２図の回路の出力電圧波形（負荷８
の両端電圧）は第３図の如くなる（ここでツエナ
ダイオード９のツエナ電圧をEDとした。）なお負
方向の電圧は負荷内部のダイオードでカツトされ
るので考慮する必要はない。
の両端電圧）は第３図の如くなる（ここでツエナ
ダイオード９のツエナ電圧をEDとした。）なお負
方向の電圧は負荷内部のダイオードでカツトされ
るので考慮する必要はない。
以上述べたように第２図のオフゲートパルス増
幅回路はほぼ第１図に近い波形を作り出すことが
出来るが、次のような欠点がある。
幅回路はほぼ第１図に近い波形を作り出すことが
出来るが、次のような欠点がある。
(イ) パルストランスの励磁インダクタンスに蓄積
されるエネルギ、コンデンサに充電されたエネ
ルギ、抵抗器３に消費されるエネルギは、こと
ごとく損失となる。
されるエネルギ、コンデンサに充電されたエネ
ルギ、抵抗器３に消費されるエネルギは、こと
ごとく損失となる。
(ロ) 励磁インダクタンスの蓄積エネルギを消費す
る回路（第２図の９と１０）を付加する必要が
ある（蓄積エネルギが零にならないうちにトラ
ンジスタ７をオンさせるとパルストランスの蓄
積エネルギが累積され、パルストランスのコア
が飽和して、負荷にエネルギが伝わらない）。
る回路（第２図の９と１０）を付加する必要が
ある（蓄積エネルギが零にならないうちにトラ
ンジスタ７をオンさせるとパルストランスの蓄
積エネルギが累積され、パルストランスのコア
が飽和して、負荷にエネルギが伝わらない）。
(ハ) 第３図に示すように負荷に加わる電圧が正か
ら負に反転する際のdv／dtが高いので負荷８
内のダイオードの逆回復電荷で逆方向の電流が
流れることがある。これは、GTOのオフゲー
ト回路に第２図の回路を適用した場合を考える
とピーク200Aのオフゲート電流でGTOをオフ
した後、もしそれと逆方向に僅か1/1000の
0.2Aの電流が流れたとしてもそれだけでGTO
はターンオンしてしまうから、逆回復電荷の非
常に小さい高速ダイオードを使用し更に負バイ
アス（図示していない）を強化するなどの手段
を必要とする。
ら負に反転する際のdv／dtが高いので負荷８
内のダイオードの逆回復電荷で逆方向の電流が
流れることがある。これは、GTOのオフゲー
ト回路に第２図の回路を適用した場合を考える
とピーク200Aのオフゲート電流でGTOをオフ
した後、もしそれと逆方向に僅か1/1000の
0.2Aの電流が流れたとしてもそれだけでGTO
はターンオンしてしまうから、逆回復電荷の非
常に小さい高速ダイオードを使用し更に負バイ
アス（図示していない）を強化するなどの手段
を必要とする。
上述の欠点を解決するために提案されたものが
特開昭56−136023号であり損失の抵減と部品数の
削減による小形化と高信頼化を図つたオフゲート
パルス増幅回路である。
特開昭56−136023号であり損失の抵減と部品数の
削減による小形化と高信頼化を図つたオフゲート
パルス増幅回路である。
第４図はその実施例を示したみのである。
第４図において、１１は直流電源、１２はダイ
オード、１３はコンデンサ、１４はパルストラン
ス、１５1，１５2は１次巻線、１６は２次巻線、
１７はトランジスタ、１８は第２図の負荷と同様
な負荷である。この回路の動作原理はここでは省
略する。
オード、１３はコンデンサ、１４はパルストラン
ス、１５1，１５2は１次巻線、１６は２次巻線、
１７はトランジスタ、１８は第２図の負荷と同様
な負荷である。この回路の動作原理はここでは省
略する。
GTOの大容量化に伴い（例えば2000A級）オ
フゲート電流は、より急峻（例えば30〜40A／
μsec）な立上りで、ピーク値の高い（例えば
300A〜400A）電流が必要になる。電流値を大き
くするには、第４図の２次巻線に現われる電圧を
上げるように、１次巻線の中間タツプの位置を下
げ、１次巻線１５2の巻回数を少なくすればよい
が、このようにすればピーク値のみならず波形全
体の値も大きくなり、GTOのカソード・ゲート
間のツエナー電圧（たとえば20V）を超える高い
電圧が常時印加されることになる。これにより、
ゲート損失が増大するばかりではなく直流電源変
動等によりその損失が許容値を超える場合、
GTOのゲートを破壊する恐れもあり、GTOの信
頼性を損なうことになり得る。
フゲート電流は、より急峻（例えば30〜40A／
μsec）な立上りで、ピーク値の高い（例えば
300A〜400A）電流が必要になる。電流値を大き
くするには、第４図の２次巻線に現われる電圧を
上げるように、１次巻線の中間タツプの位置を下
げ、１次巻線１５2の巻回数を少なくすればよい
が、このようにすればピーク値のみならず波形全
体の値も大きくなり、GTOのカソード・ゲート
間のツエナー電圧（たとえば20V）を超える高い
電圧が常時印加されることになる。これにより、
ゲート損失が増大するばかりではなく直流電源変
動等によりその損失が許容値を超える場合、
GTOのゲートを破壊する恐れもあり、GTOの信
頼性を損なうことになり得る。
［発明の目的］
本発明は、前述の点に鑑みなされたものであ
り、GTOのオフゲート電流として、より高いピ
ーク電流と高いdi／dtを得ると共に、ゲート損失
を大きくしないオフゲートパルス増幅回路を提供
することを目的とする。
り、GTOのオフゲート電流として、より高いピ
ーク電流と高いdi／dtを得ると共に、ゲート損失
を大きくしないオフゲートパルス増幅回路を提供
することを目的とする。
［発明の概要］
本発明は、この目的を達成するために、パルス
トランスの１次側に第３の巻線とスイツチング素
子を設けるようにしたものである。
トランスの１次側に第３の巻線とスイツチング素
子を設けるようにしたものである。
［発明の実施例］
第５図は、本発明の一実施例を締したものであ
る。第５図において、第４図と同一部に同一記号
を付して示すものは同一機能を有するものであ
る。すなわち、第５図は直流電源１１と、ダイオ
ード１２と、コンデンサ１３と、パルストランス
１４と、このパルストランス１４の１次側の第１
の巻線１５1、第２の巻線１５2、第３の巻線１５
３と、２次巻線１６と、第１のトランジスタ１７
と負荷１８と、第２のトランジスタ１９とトラン
ジスタ１７と１９にそれぞれ直列に接続したダイ
オード２０1，２０2から構成される。
る。第５図において、第４図と同一部に同一記号
を付して示すものは同一機能を有するものであ
る。すなわち、第５図は直流電源１１と、ダイオ
ード１２と、コンデンサ１３と、パルストランス
１４と、このパルストランス１４の１次側の第１
の巻線１５1、第２の巻線１５2、第３の巻線１５
３と、２次巻線１６と、第１のトランジスタ１７
と負荷１８と、第２のトランジスタ１９とトラン
ジスタ１７と１９にそれぞれ直列に接続したダイ
オード２０1，２０2から構成される。
今、直流電源１１の電圧をＥ、コンデンサ１３
の電圧をEcとすると、後述するように定常時はEc
＞Ｅとなる。仮に第１の巻線１５1と第２の巻線
１５2の巻回数（N1，N2）は共に等しく、２次
巻線１６の巻回数Ｍとの比（N1／Ｍ）及び
（N2／Ｍ）をn1とし、又、第３の巻線１５3は第
２の巻線１５2の巻回数より少なく（N3）２次巻
線１６の巻回数Ｍとの比（N3／Ｍ）をn2（n2＜
n1）とする。今トランジスタ１９をターンオン
すると、１次巻線１５3の両端Ｂ−Ｄ間には電圧
Ecが印加され、更にＡ点の電位は、Ec（１＋N1／
N3）になる。従つてダイオード１２は逆バイア
スされ直流電源１１からの流入はない。この時２
次巻線１６にはEc／n2の電圧が現れる。負荷１
８の抵抗値をR3、コンデンサ１３の容量をＣと
すると、時定数τ1＝Ｃ・R3・（n2）2でコンデンサ
Ｃは放電を開始する。コンデンサＣが放電中時刻
ｔ＝t1において、トランジスタ１９をオフし、ト
ランジスタ１７をオンするとその時点でコンデン
サＣの放電時定数はＣ・Ｒ・（n1）2に切替わる。
やがて、コンデンサ１３の放電が完了するとその
両端電圧がＥ／２になり、（N1＝N2と仮定して
いるから）Ａ点の電位がＥとなり、ダイオード１
２が順バイアスされ導通する。
の電圧をEcとすると、後述するように定常時はEc
＞Ｅとなる。仮に第１の巻線１５1と第２の巻線
１５2の巻回数（N1，N2）は共に等しく、２次
巻線１６の巻回数Ｍとの比（N1／Ｍ）及び
（N2／Ｍ）をn1とし、又、第３の巻線１５3は第
２の巻線１５2の巻回数より少なく（N3）２次巻
線１６の巻回数Ｍとの比（N3／Ｍ）をn2（n2＜
n1）とする。今トランジスタ１９をターンオン
すると、１次巻線１５3の両端Ｂ−Ｄ間には電圧
Ecが印加され、更にＡ点の電位は、Ec（１＋N1／
N3）になる。従つてダイオード１２は逆バイア
スされ直流電源１１からの流入はない。この時２
次巻線１６にはEc／n2の電圧が現れる。負荷１
８の抵抗値をR3、コンデンサ１３の容量をＣと
すると、時定数τ1＝Ｃ・R3・（n2）2でコンデンサ
Ｃは放電を開始する。コンデンサＣが放電中時刻
ｔ＝t1において、トランジスタ１９をオフし、ト
ランジスタ１７をオンするとその時点でコンデン
サＣの放電時定数はＣ・Ｒ・（n1）2に切替わる。
やがて、コンデンサ１３の放電が完了するとその
両端電圧がＥ／２になり、（N1＝N2と仮定して
いるから）Ａ点の電位がＥとなり、ダイオード１
２が順バイアスされ導通する。
こうして、パルストランス１４の１次巻線１５
１と１５2の直列回路に電圧Ｅが印加され、又N1
＝N2と仮定しているから２次巻線の電圧はＥ／
2n1に減じ定常値となる。ダイオード２０1と２０
２は、トランジスタがオンしたときに他方のトラ
ンジスタに逆圧が加わるのを防止するために設け
たものである。第６図は、以上の過程を示した２
次巻線の電圧波形を示したものである。
１と１５2の直列回路に電圧Ｅが印加され、又N1
＝N2と仮定しているから２次巻線の電圧はＥ／
2n1に減じ定常値となる。ダイオード２０1と２０
２は、トランジスタがオンしたときに他方のトラ
ンジスタに逆圧が加わるのを防止するために設け
たものである。第６図は、以上の過程を示した２
次巻線の電圧波形を示したものである。
次いで、トランジスタ１７がオフすると第７図
のような等価回路となつて、コンデンサ１３は再
充電される。即ち、パルストランス１４の１次巻
線１５1と１５2とは互いに密に結合しているの
で、両巻線に流れていた励磁電流imはトランジ
スタ１７のオフに伴ない、１５2の励磁電流は直
ちに零となるが、１５1の励磁電流は2imになつ
てコンデンサ１３を充電する。第７図からEcを求
めると、パルストランス１４の励磁エネルギはほ
とんど全てコンデンサ１３に蓄積され、Ec＝2E
になる。この時、パルストランス１４の２次巻線
１６に現われる逆電圧は、第６図のようにゆつく
りと変化するので負荷１８内のダイオードの逆回
復電流は、ほとんど零に近く、正方向のみに
（GTOをターンオフさせる方向のみに）大きな電
流を流すことができる。
のような等価回路となつて、コンデンサ１３は再
充電される。即ち、パルストランス１４の１次巻
線１５1と１５2とは互いに密に結合しているの
で、両巻線に流れていた励磁電流imはトランジ
スタ１７のオフに伴ない、１５2の励磁電流は直
ちに零となるが、１５1の励磁電流は2imになつ
てコンデンサ１３を充電する。第７図からEcを求
めると、パルストランス１４の励磁エネルギはほ
とんど全てコンデンサ１３に蓄積され、Ec＝2E
になる。この時、パルストランス１４の２次巻線
１６に現われる逆電圧は、第６図のようにゆつく
りと変化するので負荷１８内のダイオードの逆回
復電流は、ほとんど零に近く、正方向のみに
（GTOをターンオフさせる方向のみに）大きな電
流を流すことができる。
第５図の説明では、第１の巻線１５1と第２の
巻線１５2の巻回数は等しいとしたが、巻数比を
変えることにより負荷に印加される第６図の波形
において、平坦部の電圧Ｅ／2n1を変えることが
でき、更に、巻数比n2を変えることによりピー
ク値も独立して変えることができる。即ち、ピー
ク値及び平坦部の電圧を独立して変えることがで
きる。
巻線１５2の巻回数は等しいとしたが、巻数比を
変えることにより負荷に印加される第６図の波形
において、平坦部の電圧Ｅ／2n1を変えることが
でき、更に、巻数比n2を変えることによりピー
ク値も独立して変えることができる。即ち、ピー
ク値及び平坦部の電圧を独立して変えることがで
きる。
第８図は、コンデンサを２分割し、コンデンサ
容量に差をもたせるようにした例であり、第５図
と同様な特性を持たせることができる。又、第９
図は、コンデンサ１３の一端をパルストランス１
４の１次巻線のタツプへ、他端を直流電源１１の
（＋）側に接続した例、第１０図は、パルストラ
ンス１４の第１の巻線と第２の巻線の間にダイオ
ード１２を挿入した例である。更に、第１１図は
PNPトランジスタを使用した場合の一例である。
スイツチング素子としては、トランジスタの他に
例えば、FET，GTO，SCRと転流回路を備えた
ものなどに置き換えてもよい。その他本発明の要
旨を変更しない範囲で種々の設計変更が可能であ
る。
容量に差をもたせるようにした例であり、第５図
と同様な特性を持たせることができる。又、第９
図は、コンデンサ１３の一端をパルストランス１
４の１次巻線のタツプへ、他端を直流電源１１の
（＋）側に接続した例、第１０図は、パルストラ
ンス１４の第１の巻線と第２の巻線の間にダイオ
ード１２を挿入した例である。更に、第１１図は
PNPトランジスタを使用した場合の一例である。
スイツチング素子としては、トランジスタの他に
例えば、FET，GTO，SCRと転流回路を備えた
ものなどに置き換えてもよい。その他本発明の要
旨を変更しない範囲で種々の設計変更が可能であ
る。
［発明の効果］
以上、本発明によれば、例えば大容量のGTO
のオフゲートの電流に必要とされるようなより急
峻な立上りで、ピーク値の高い電流を得るため
に、パルストランスの１次巻線に第３の巻線を設
けて第２の巻線と２段構えにすることにより、オ
フゲートパルスのピーク値と平坦部の値とをそれ
ぞれ独立して調整できるので、より急峻な大電流
を供給するすることができる。更に、GTOのカ
ソード・ゲート間のツエナー電圧を超える電圧
は、短時間であるのでゲート損失の増加や許容ゲ
ート損失を超えることがなく、増幅回路の損失も
小さい信頼性の高いオフゲートパルス増幅回路を
提供することができる。
のオフゲートの電流に必要とされるようなより急
峻な立上りで、ピーク値の高い電流を得るため
に、パルストランスの１次巻線に第３の巻線を設
けて第２の巻線と２段構えにすることにより、オ
フゲートパルスのピーク値と平坦部の値とをそれ
ぞれ独立して調整できるので、より急峻な大電流
を供給するすることができる。更に、GTOのカ
ソード・ゲート間のツエナー電圧を超える電圧
は、短時間であるのでゲート損失の増加や許容ゲ
ート損失を超えることがなく、増幅回路の損失も
小さい信頼性の高いオフゲートパルス増幅回路を
提供することができる。
第１図はゲートターンオフサイリスタに加える
べきオフゲートパルス波形図、第２図は第１図の
波形を得る従来のオフゲートパルス増幅回路図、
第３図は第２図の動作を説明するための出力波形
図、第４図は第１図の波形を得る改良形パルス増
幅回路図、第５図は本発明の一実施例を示すパル
ス増幅回路図、第６図は第５図の動作を説明する
ための出力波形図、第７図は第５図の動作を説明
するた等価回路図、第８図乃至第１１図は本発明
のそれぞれ異る他の実施例を示す回路図である。 １，１１…直流電源、２，１３，１３1，１３2
…コンデンサ、３…抵抗器、４，１４…パルスト
ランス、５，１５1，１５2，１５3…１次巻線、
６，１６…２次巻線、７，１７，１９…トランジ
スタ、８，１８…負荷、９…ツエナーダイオー
ド、１０，１２，２０，２１…ダイオード。
べきオフゲートパルス波形図、第２図は第１図の
波形を得る従来のオフゲートパルス増幅回路図、
第３図は第２図の動作を説明するための出力波形
図、第４図は第１図の波形を得る改良形パルス増
幅回路図、第５図は本発明の一実施例を示すパル
ス増幅回路図、第６図は第５図の動作を説明する
ための出力波形図、第７図は第５図の動作を説明
するた等価回路図、第８図乃至第１１図は本発明
のそれぞれ異る他の実施例を示す回路図である。 １，１１…直流電源、２，１３，１３1，１３2
…コンデンサ、３…抵抗器、４，１４…パルスト
ランス、５，１５1，１５2，１５3…１次巻線、
６，１６…２次巻線、７，１７，１９…トランジ
スタ、８，１８…負荷、９…ツエナーダイオー
ド、１０，１２，２０，２１…ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 第１の巻線の巻回数をN1、第２の巻線の巻
回数をN2，第３の巻線の巻回数をN3とする３つ
の１次巻線と、巻回数Ｍの２次巻線を有し、且つ
［（N1＋N2）／Ｍ］＞［N3／Ｍ］で、しかもN2＞
N3なる条件を備えたパルストランスと、このパ
ルストランスの第１の巻線とダイオードの直列回
路と、第２の巻線と第１のスイツチング素子の直
列回路とを直列接続して直流電源に接続し、第３
の巻線と第２のスイツチング素子の直列回路を前
記第２の巻線と第１のスイツチング素子の直列回
路に並列に接続し、前記第１の巻線とダイオード
の直列回路と、前記第２の巻線と第１のスイツチ
ング素子の直列回路との接続点と前記直流電源の
いずれかの極ととの間にコンデンサを接続し、前
記パルストランスの２次巻線を単方向性半導体素
子を介してゲートターンオフサイリスタのゲート
回路に接続してオフゲート電流を供給することを
特徴とするオフゲートパルス増幅回路。 ２ 第１の巻線の巻回数をN1、第２の巻線の巻
回数をN2、第３の巻線の巻回数をN3とする３つ
の１次巻線と、巻回数Ｍの２次巻線を有し、且つ
［（N1＋N2）／Ｍ］＞［N3／Ｍ］で、しかもN2＞
N3なる条件を備えたパルストランスと、このパ
ルストランスの第１の巻線と第１ダイオードの直
列回路と、第２の巻線と第１のスイツチング素子
及び第２のダイオードの直列回路とを直列接続し
て直流電源に接続し、第３の巻線と第２のスイツ
チング素子及び第３のダイオードの直列回路を前
記第２の巻線と第１のスイツチング素子及び第２
のダイオードの直列回路に並列接続し、少なくと
も前記第２の巻線と第１のスイツチング素子を介
して放電路が形成されるように第１のコンデンサ
をを接続し、少なくとも前記第３の巻線と第２の
スイツチング素子を介して放電路が形成されるよ
うに第２のコンデンサを接続し、前記パルストラ
ンスの２次巻線を単方向性半導体素子を介してゲ
ートターンオフサイリスタのゲート回路に接続し
てオフゲート電流を供給することを特徴とするオ
フゲートパルス増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223964A JPS59115617A (ja) | 1982-12-22 | 1982-12-22 | オフゲートパルス増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223964A JPS59115617A (ja) | 1982-12-22 | 1982-12-22 | オフゲートパルス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115617A JPS59115617A (ja) | 1984-07-04 |
| JPH0318374B2 true JPH0318374B2 (ja) | 1991-03-12 |
Family
ID=16806445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223964A Granted JPS59115617A (ja) | 1982-12-22 | 1982-12-22 | オフゲートパルス増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115617A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141963A (ja) * | 1985-12-16 | 1987-06-25 | Toshiba Corp | Ｇｔｏのオフゲ−ト回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56136023A (en) * | 1980-03-27 | 1981-10-23 | Toshiba Corp | Pulse amplifying circuit |
-
1982
- 1982-12-22 JP JP57223964A patent/JPS59115617A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59115617A (ja) | 1984-07-04 |
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