JPH03184129A - 特定のデータをシステムデータに変換する方法 - Google Patents

特定のデータをシステムデータに変換する方法

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JPH03184129A
JPH03184129A JP2203807A JP20380790A JPH03184129A JP H03184129 A JPH03184129 A JP H03184129A JP 2203807 A JP2203807 A JP 2203807A JP 20380790 A JP20380790 A JP 20380790A JP H03184129 A JPH03184129 A JP H03184129A
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Thomas D Bissett
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一方の二重システムに特定な情報を、もう一
方の二重システムにアクセス可能な共通エリアへ転送す
ることにより、そしてそのような転送の間はエラーチェ
ツキング機構を停止することにより、これらの目的を達
成しようというものである。
さらに詳細に言えば、本発明では、本発明の要望に従っ
ている、特定のデータを転送するための方法が提供され
ているのであり、その特定のデータは、２つのデータ要
素の二重セットのうちの第１の１つのみ、要素のセット
のうちの第２の１つのみにアクセス可能である。データ
処理の二重のセットは、二重レール（ｄｕａｌ−ｒａｉ
ｌ）データ処理システムの部分であり、そして要素のセ
ットは、ほぼ同時に同一の機能のシーケンスを実行する
。データ処理システムはまた、データ要素の両方のセッ
トによって共有されている共通のリソース、要素の両方
のセットによりアクセス可能な一時記憶装置、それに、
要素の二重セットの各々において、要素間で転送されて
いる異なるデータの存在を検出するための、エラーチェ
ツキング機構を備えている。
その方法の段階は、データ処理システムにより実行され
るものであり、エラーチェツキング機構を停止させ、特
定のデータをデータ要素の第１のセットから一時記憶装
置内の第１の場所へ転送し、そして一時記憶内の第１の
場所の内容を共通リソースに読み出す段階を備えている
。
（実施例） 本発明の好適な実施例を詳細に参照するが、この実施例
の具体例は添付図に示されている。
Ａ、システムの説明 第１図は本発明による故障許容コンピュータ・システム
１０のブロック図である。この故障許容コンピュータ・
システムＩＯはゾーンと呼ぶ重複システムを有している
。通常のモードの場合、２つのゾーン１１と１１’が同
時に動作している。
この重複によって、Ｉつのポイントで故障が発生するこ
とがなく、ゾーン１１または１１’の１つにエラーまた
は故障が発生しても、これによってコンピュータ・シス
テム１０が動作不能にならないことが保証される。さら
に、こうした故障は、これを発生させた装置または構成
要素を動作不能にするまたは無視することによって取り
除くことができる。第１図に示すゾーン１１と１１’は
、それぞれ重複処理システム２０と２０′を有している
。しかし、これらが重複して設けられていることによっ
て、処理システム以上のことを行うことができる。
第２図は、故障許容コンピュータ・システム１０の物理
的ハードウェアを示し、システムが重複して設けられて
いることを図によって示す。各ゾーン１１と１１’は、
別のキャビネット１１と１２’にそれぞれ内蔵されてい
る。キャビネット１２は、バッテリ１３、電源調整装置
１４、冷却ファンＩ６およびＡＣ人力１７を有する。キ
ャビネット１２′はキャビネット１２の構成要素１３．
１４．１６および１７に対応する別の構成要素を有する
。
以下で詳細に説明するように、処理システム２０および
２０′は背面板によって相互に接続された幾つかのモジ
ュールを有する。もし１つのモジュールに故障またはエ
ラーがあれば、このモジュールは、コンピュータ・シス
テム１０を動作不能にすることなく、取り外して取り替
えることができる。これは、処理システム２０と２０’
が物理的に分離され、モジュールがプラグによって挿入
されている別の背面板を有し、相互に独立して動作する
ことができるためである。従って、これらのモジュール
は、一方の処理システムが動作を継続している間に、他
方の処理システムの背面板から取り外しまたはその背面
板にプラグによって挿入することができる。
好適な実施例の場合、重複処理システム２．Ｏおよび２
０′は同一のものであり、同一のモジュールを内蔵して
いる。したがって、処理システム２０′は同じ動作をす
ると理解して、処理システム２０のみを完全に説明する
。
処理システム２０は第３図および第４図に詳細に示すＣ
ＰＵモジュール３０を有している。ＣＰＵモジュール３
０は、以下で詳細に説明するクロスリンク経路２５によ
って処理システム２０′のＣＰＵモジュール３０′と相
互に接続されている。
クロスリンク経路２５によって、処理システム２０と２
０′との間にデータ転送経路が設けられ、処理システム
２０と２０’が同期して動作することを保証するために
タイミング信号が搬送される。
処理システム２０はまたｒ１０モジュール１００．１１
０、および１２０を有する。Ｉ１０モジュール１００．
１１０．１２０、ｔｏｏ’　　ｚｏ’および１２０′は
独立した装置である。第１図、第４図および第１７図は
Ｉ１０モジュール１００を詳細に示す。複数のＩ１０モ
ジュールを図示するが、これらの重複したモジュールは
このシステムによって要求されるものではない。しかし
、このような重複がなければ、ある程度の補償許容度が
失われる。
Ｉ１０モジュール１００．１１０，１２０の各々は、デ
ュアル・レール・モジュール相互接続部１３０および１
３２によってＣＰＵモジュール３０に接続される。モジ
ュール相互接続部１３０と１３２はＩ１０相互接続部と
して機能し、背面板を介して処理システム２０に接続さ
れている。
この用途に使用するため、ＣＰＵ４０、メモリ制御装置
７０、クロスリック９０およびモジュール相互接続部１
３０を有するデータ経路が一方のレールと考えられ、Ｃ
ＰＵ５０、メモリ制御装置７５、クロスリンク９５、お
よびモジュール相互接続部１３２を有するデータ経路が
他方のレールと考えられる。動作が正しく行われている
間は、両方のレールのデータは同じである。
Ｂ、故障許容システムの原理 故障許容コンピュータ・システム１０では、１つのポイ
ントで故障の発生することがないが、その理由は、各構
成要素が重複して設けられているためである。処理シス
テム２０と２０′は、それぞれ故障停止処理システムで
あり、このことは、これらのシステムがサブシステム内
の故障またはエラーを検出し、これらの故障またはエラ
ーが他のサブシステムに制御されない状態で広がること
を防止することができる。しかし、これらの処理システ
ムではＶは、各処理システム内の構成要素が重複して設
けられていないため、ｌっの点で故障が発生する。
２つの故障停止処理システム２０と２０′は、所定の方
法で動作するある種の構成要素によって相互に接続され
、フェール・セーフ・システムを形成する。故障許容コ
ンピュータ・システムＩＯとして具体化されているフェ
ール・セーフ・システムの場合、たとえ故障停止処理シ
ステム２ｏおよび２０′の一方が故障しても、コンピュ
ータ・システムは全体として処理を継続することができ
る。
２つの故障停止処理システム２０と２０′はロックステ
ップ同期で動作すると考えられるが、その理由は、ＣＰ
Ｕ４０．５０．４０′および５０′がこのような同期で
動作するからである。この場合、３つの重要な例外が存
在する。第１の例外は、ブートストラップ法によって両
方の処理装置を同期させる初期化の時に発生する。第２
の例外は、処理システム２０と２０′が２つの異なった
作業負荷で独立して（非同期の状態で）動作する場合に
発生する。第３の例外は、ある種のエラーが処理システ
ム２０と２０′に発生する場合に起こる。
この最後の例外の場合、これらの処理システムの内の一
方のＣＰＵとメモリ素子を動作不能し、これによって同
期動作を終了する。
システムがロックステップＩ１０で動作している場合、
いずれの■つの時間にも、１つのＩ１０装置のみしかア
クセスすることができない。しかし、４つのＣＰＵ４０
．５０．４０′および５０′は全て実質的に同じ時間に
同じデータをこのＩ１０装置から受は取る。以下の議論
では、これらの処理システムのロックステップ同期とは
、１つのＩ１０モジュールのみがアクセスされているこ
とを意味すると理解できる。
重複して設けられた処理システム２０および２０′の同
期は、各システムを決定性を有する機械として取り扱う
ことによって実行され、この場合、これらのシステムは
、同じ入力を受けて同じ既知の状態でスタートし、常に
同じ機械状態に入り、エラーのない場合には、同じ結果
を発生する。
処理システム２０と２０′は同じ構成を有し、同じ入力
を受取、従って、同じ状態を通過する。従って、両方の
処理装置が同期して動作する限り、これらは同じ結果を
発生すると共に同じ状態に入る。もしこれらの処理シス
テムが同じ状態でなく、または異なった結果を発生すれ
ば、これらの処理システム２０と２０′の一方が故障し
ていると考えられる。そこで修正動作を行うためには、
故障しているモジュールを動作不能にする等して故障の
原因を取り除かなければならない。
エラーの検出は、−船釣に別の処理時間または論理の形
でのオーバヘッドを含む。このようなオーバヘッドを最
小にするため、システムは故障許容動作と調和しながら
、エラー・チエツクをできるだけ少ない回数行わなけれ
ばならない。少なくとも、エラーのチエツクはデータが
ＣＰＵ３０と３０′から出力される前に行われなければ
ならない。そうでなければ、内部処理のエラーによって
、原子炉のような外部システムに正しくない動作が発生
するが、これは故障許容システムの設計によって防止し
ようとしている状態である。
これ以外にエラーのチエツクを行う理由が存在する。例
えば、故障またはエラーを除去するためには、記憶また
は使用する前に、ＣＰＵモジュール３０および３０′の
受は取ったデータをチエツクすることが望ましい。そう
でなければ、記憶されているエラーのあるデータが後が
アクセスされ、その結果、別のエラーが発生すると、特
にこのエラーのあるデータが一定期間記憶された場合に
は、これらのエラーの最初の原因を見出だすことが困難
または不可能になる。時間が経過することとこれらのエ
ラーのあるデータがその後処理されることによって、エ
ラーの原因を追跡することができなくなる可能性がある
。
検出される前にエラーが記憶されていた時間を指す「エ
ラーの潜伏時間」によって、同様に後で問題が発生する
可能性がある。例えば、コンピュータシステムが以前に
発生したエラーによって小さくなったキャパシティで既
に動作している場合に、滅多に使わないルーチンによっ
て潜在するエラーの見付かる場合がある。コンピュータ
のキャパシティが減少している場合、潜在するエラーに
よってシステムが破壊される場合がある。
更に、処理システム２０および２０′がデュアル・レー
ル・システムになっている場合、データをメモリのよう
な共有の資源である１つのレール・システムに転送する
のに先立って、エラーをチエツクすることが望ましい。
この理由は、このような転送を行った後には最早２つの
独立するデータのソースが存在しないためであり、もし
シングル・レール・システムで後になって何らかのエラ
ーが検出された場合、このエラーを追跡することは、不
可能でないにしても困難になる。
エラー処理の好適な方法か、これと同じ日に出願された
弁理士ドケットＮｃｔＰＤ８９−２８９／ＤＥＣ−３４
４の発明の名称「ソフトウェアによるエラーの処理」と
いう出願で説明され、これは参考としてここに引用され
ている。
Ｃ，モジュールの説明 １、　　ＣＰＵモジュール 第１図に示すＣＰＵモジュール３０の構成要素を第３図
および第４図により詳細に示す。第３図はＣＰＵモジュ
ールのブロック図であり、第４図はＣＰＵモジュール３
０およびＩ１０モジュール１００並びにこれらの相互接
続部のブロック図である。ＣＰＵモジュール３０および
３０′の動作およびこれらに含まれる構成要素は一般的
に同じであるため、ＣＰＵ３０のみを説明する。
ＣＰＵモジュールは、デュアルＣＰＵ４０と５０を内蔵
する。ＣＰＵ４０と５０は当業者に周知の標準的な中央
処理装置である。好適な実施例の場合、ＣＰＵ４０と５
０は本出願の譲受人であるディジタル・エクイップメン
ト会社によって製造されたＶＡＸマイコロプロセッサで
ある。
ＣＰＵ４０と５０に関連するのはそれぞれキャッシュ・
メモリ４２と５２であり、これらはＣ２０に対して十分
なメモリのサイズを有する標準のキャッシュＲＡＭであ
る。好適な実施例の場合、キャッシュＲＡＭは４Ｋｘ６
４ビツトである。しかし、本発明がキャッシュＲＡＭを
有する必要はない。
２、　メモリ・モジュール ＣＰＵ４０と５０は、最高４つのメモリ・モジュール６
０を共有できることが望ましい。第５図はＣＰＵモジュ
ール３０に接続して示した１つのメモリ・モジュール６
０のブロック図である。
メモリ転送サイクル、ステータス・レジスタ転送サイク
ルおよびＥＥＰＲＯＭ転送サイクルの期間中、各メモリ
・モジュール６０は双方向データ・バス８５を介してプ
ライマリ・メモリ制御装置７０にデータを転送すると共
にこれからデータの転送を受ける。各メモリモジュール
６０は、またそれぞれバス８０および８２を介してメモ
リ制御装置７０と７５からアドレス信号、制御信号、タ
イミング信号およびＦＣＣ信号を受は取る。バス８０お
よび８２のアドレス信号は、ボード信号、バンク信号、
および行アドレス信号と列アドレス信号を含み、これら
によってデータ転送に含まれるメモリ・ボード・アドレ
ス、バンク・アドレス、および行および列アドレスが識
別される。
第５図に示すように、各メモリ・モジュール６０はメモ
リ・アレイ６００を有する。各メモリ・アレイ６００は
ＤＲＡＭが８バンクのメモリに組織されている標準ＲＡ
Ｍである。好適な実施例の場合、高速ページ・モード型
のＤＲＡＭが使用される。
メモリ・モジュール６０には、また制御ロジック６１０
、データ・トランシーバ／レジスタ６２０、メモリ・ド
ライバ６３０、およびＥＥＰＲＯＭ６４０が含まれる。
データ・トランシーバ／レジスタ６２０によってメモリ
・アレイ６００とデータ・バス８５の双方向データ線と
の間でデータを転送するためのデータ・バスとデータ・
インターフェースが設けられる。メモリ・ドライバ６３
０は、制御ロジック６１０からメモリ・アレイ６００の
各バンクに対して行および列アドレス信号と制列信号を
分配し、ロングワードのデータとその対応するＥＣＣ信
号をメモリ・ボード信号とバンク・アドレス信号によっ
て選択されたメモリ・バンクに対して転送すると共にこ
れらがそこから転送されることを可能にする。
いずれのタイプのＮＶＲＡＭ　（非揮発性ＲＡＭ）であ
ってもよいＥＥＰＲＯＭ６４０によって、オフ・ライン
修理用のメモリ・エラー・データとモジュールのサイズ
のような構成データが記憶される。故障の発生後メモリ
・モジュールが取り外された場合、故障の原因を判定す
るため、記憶されているデータがＥＥＰＲＯＭ６４０か
ら取り出される。ＥＥＰＲＯＭ６４０は、ドライバ６３
０からの行アドレス線を介して、制御ロジック６１０か
らのＥＥＰＲＯＭ制御信号によってアドレスされる。Ｅ
ＥＰＲＯＭ６４０は、３２ビツトの内部メモリ・データ
・バス６４５に対して８ビツトのデータを転送し、ここ
からこのデータを受は取る。
制御ロジック６１０は、メモリ・モジュール６０の素子
に対してアドレス信号を転送すると共に内部タイミング
と制御信号を発生する。第６図に詳細に示すように、制
御ロジック６１２はプライマリ／ミラー指示回路６１２
を有する。
プライマリ／ミラー指示回路６１２は、バス８０と８２
でメモリ制御装置７０と７５から２組のメモリ・ボード
・アドレス・バンク・アドレス、行および列アドレス、
サイクル・タイプ・サイクル・タイミング信号を受は取
り、またバス８０と８２でメモリ制御装置に対して２組
のＥＣＣ信号を転送すると共にここからこれを受は取る
。指示装置６１２のトランシーバ／レジスタによって、
これらの信号をバス８０と８２との間で授受するバッフ
ァとインターフェースが設けられる。ステータス・レジ
スタ６１８に記憶されているプライマリ／ミラー・マル
チプレクサのビットによって、メモリ制御装置７０と７
５のいずれがプライマリ・メモリ制御装置として指定さ
れ、いずれがミラー・メモリ制御装置として指定されか
が指示され、プライマリ／ミラー・マルチプレクサ信号
がステータス・レジスタ６１８から指示装置６１２に加
えられる。
プライマリ／ミラー指示装置６１２よって、制御ロジッ
ク６１０に分配する２組の信号が与えられる。１組の信
号は指定されたプライマリ−・メモリーボード・アドレ
ス、バンク・アドレス、行および列アドレス、サイクル
・タイプ、サイクル・タイミングおよびＥＥＣ信号を含
む。他方の組の信号は、指定されたミラー・メモリ・ボ
ード・アドレス信号、バンク・アドレス信号、列および
行アドレス信号、サイクル・タイプ信号、サイクル・タ
イミング信号、およびＥＥＣ信号を含む。
プライマリ／ミラー・マルチプレクサ信号は、バス８０
と８２の信号がそれぞれ指定されたプライマリ信号を搬
送する線および指定されたミラー信号を搬送する線に向
けられるか、またはその逆であるかを選択するために指
示装置６１２によって使用される。
バス８０と８２には多数の時間分周多重化双方向線が含
まれている。メモリ転送サイクル、ステータス・レジス
タ転送サイクル、およびＥＥＦＲＯＭ転送サイクルの開
始後一定の時間に、データ・バス７５のデータに対応す
るＥＣＣ信号がこれらの時間分周多重化双方向線に載置
される。もしこの転送サイクルが書き込みサイクルであ
れば、メモリモジュール６０はメモリ制御装置からデー
タとＥＣＣ信号を受は取る。もしこの転送サイクルが読
み出しサイクルであれば、メモリ・モジュール６０はデ
ータとＥＣＣ信号をメモリ・モジュールに転送する。転
送サイクルの他の時間に、アドレス信号、制御信号およ
びタイミング信号は時間分周多重化双方向線でメモリ・
モジュール６ｏによって受は取られる。メモリ転送サイ
クル、ステータス・レジスタ転送サイクル、およびＥＢ
ＦＲＯＭ転送サイクルの始めに、メモリ制御装置７ｏと
７５がメモリ・ボード・アドレス、バンク・アドレス、
およびサイクル・タイプ信号をこれらの時間共有線で各
メモリ・モジュール６０に転送することが望ましい。
行アドレス信号と列アドレス信号は同じ転送サイクル中
に同じ行および列アドレス線で多重化されることか望ま
しい。先ず、行アドレスかメモリ制御装置によってメモ
リ・モジュール６０に加えられ、約６０ナノ秒後に列ア
ドレスが加えられる。
シーケンサ−６１６は、システム・クロック信号とリセ
ット信号をＣＰＵモジュール３０から入力として受は取
り、指定されたプライマリ−・サイクル・タイミング信
号、指定されたプライマリ−・サイクル・タイプ信号、
指定されたミラー・サイクル・タイミング信号、および
指定されたミラー・サイクル・タイプ信号を指定装置６
１２のトランシーバ／レジスタから受は取る。
シーケンサ６１６は、種々のタイプのサイクルを実行す
るために必要な多数の制御およびシーケンス・タイミン
グ信号を発生し、これらをメモリ・モジュールに対して
分配する関連したステアリング（ｓｔｅｅｒｉｎｇ）論
理を有するリング・カウンタである。制御およびシーケ
ンス・タイミング信号は、システム・クロック信号、指
定されたプライマリ−・サイクル・タイミング信号、お
よび指定されたプライマリ−・サイクル・タイプ信号か
ら発生される。
シーケンサ６１６は、またシステム・クロック信号、指
定されたミラー・サイクル・タイミング信号、および指
定されたミラー・サイクル・タイプ信号から重複した組
のシーケンス・タイミング信号を発生する。これらの重
複したシーケンス・タイミング信号は、エラーのチック
のために使用される。高速ページモードで多重のロング
ワードのデータをメモリ・モジュール６０との間で授受
するためには、各組の列アドレスは第１の組でスタート
し、１２７２７ナノ次の列アドレス１２０がこれに続き
、各々のロングワードのデータは前のロングワードのデ
ータの後で１２０ナノ秒遅れてバス８５を横切って移動
される。
シーケンサ６１６は、またｔｘ／ｒｘレジスタ制御信号
を発生する。ｔｘ／ｒｘレジスタ制御信号は、トランシ
ーバ／レジスタ６２０の動作と指定装置６１２のトラン
シーバ／レジスタを制御するために発生される。データ
の流れの方向は、シーケンサ６１６のステアリングロジ
ックによって決定され、このシーケンサ６１６はｔｘ／
ｒｘ制御信号とシーケンス・タイミング信号を発生する
ことによって、指定されたプライマリ−・サイクル・タ
イプ信号に応答し、データとＥＣＣ信号がメモリ・モジ
ュール６０のトランシーバ／レジスタに対して書き込ま
れるべきであるかまたはここから読み出されるべきであ
るか、およびそれらが何時行われるべきであるかを示す
。メモリ書き込みサイクル中、ステータス・レジスタ書
き込みサイクル中、および書き込みサイクル中、データ
およびＥＣＣ信号はバス８０．８２、および８５からト
ランシーバ／レジスタにラッチされ、一方メモリ読み出
しサイクル中、ステータス・レジスタ読み出しサイクル
中、およびＥＥＰＲＯＭ読み出しサイクル中、データお
よびＥＣＣ信号は、メモリ・アレイ６００、ステータス
・レジスタ６１８、またはＥＥＦＲＯＭ６４０からトラ
ンシーバ／レジスタにラッチされて、ＣＰＵモジュール
３０に出力される。
シーケンサ６１６は、またＥＥＰＲＯＭ制御信号を発生
して、ＥＥＦＲＯＭ６４０の動作を制御する。
メモリ・モジュール６０に存在するタイミング関係はシ
ステム・クロック信号の立ち上がり時間を参考にして決
められるが、このシステム・クロック信号は３０ナノ秒
の間隔を有している。全てのステータス・レジスタ読み
出しおよび書き込みサイクルと１つのロングワードの全
てのメモリ読み出しおよび書き込みサイクルは、ｌＯシ
ステム・クロックの時間内、すなわち３００ナノ秒内に
実行される。メモリ読み出しおよび書き込み転送サイク
ルは、多重化されたロングワードの転送によって構成さ
れることができる。別のロングワードが転送される毎に
、メモリ転送サイクルは４システム・クロックの期間だ
けさらに延長される。
メモリ・リフレッシュ・サイクルとＥＥＰＲＯＭ書き込
みサイクルを実行するには少なくとも１２システム・ク
ロックの間隔が必要であり、ＥＥＦＲＯＭ読み出しサイ
クルは、少なくとも２０システム・クロックの間隔を必
要とする。
指定されたプライマリ・サイクル、タイミング信号によ
って、シーケンサ６１６はシーケンス・タイミング信号
と制御信号との発生を開始し、これらの信号によって、
メモリ・ボート・アドレス信号によって選択されたメモ
リ・モジュールが要求されたサイクルを実行することが
可能になる。
指定されたプライマリ・サイクル・タイミング信号が活
性状態に遷移すると、サイクルが開始される。指定され
たプライマリ・サイクル・タイミング信号が不活性状態
に戻ると、サイクルは終了する。
ＣＰＵモジュール３０によって要求されたサイクルが実
行されるに従って、シーケンサ６１６によって発生され
たシーケンス・タイミング信号はシーケンサの入力した
異なった状態と関連する。
これらの異なった状態の間のタイミング関係（およびこ
れらの状態の各々に対応するシーケンス・タイミング信
号の間のタイミング関係）を決めるため、シーケンサ６
１６によって入力することのできるディスクリートな状
態がＳＥＱ　　ＩＤＬＥおよび５ＥＱｌないし５ＥＱ１
９と識別される。
各状態は、１システム・クロックの間隔（３０ナノ秒）
の間持続する。シーケンサ６１６の行う各々の異なった
状態に対する入力は、システム・クロック信号の立ち上
がり区間によってトリガされる。シーケンサ６１６に状
態ＳＥＱ　　ＩＤＬＥおよび５ＥＱＩないし５ＥＱ１９
を入力させるシステム・クロック信号の立ち上がり区間
は、これらをシーケンサ６１６の状態と関連させるため
に遷移ＴＩＤＬＥおよびＴＩないしＴ１９として表され
る。すなわち、ＴＮはシーケンサ６１６に状態ＳＥＱ　
　Ｎを入力させるシステム・クロック信号の立ち上がり
区間である。
ＣＰＵモジュール３０がメモリ・モジュール６０に１つ
のサイクルを実行させていない場合、指定されたプライ
マリ−・サイクル・タイミング信号は表明されず（ｎｏ
ｔ　ａｓｓｅｒｔｅｄ）　、シーケンサはＳＥＱ　　Ｉ
ＤＬＥの状態のままである。もし制御ロジック６１０と
シーケンサ６１６がこれもまたバス８０でメモリ制御装
置７０から転送されたメモリ・ボード・アドレスによっ
て選択されたメモリ・モジュールに位置しているならば
、シーケンサはメモリ制御装置７０によるバス８０のサ
イクル・タイミング信号の表明に応答してスタートされ
る（状態５ＥＱＩを入力する）。指定されたプライマリ
−・サイクルの活性信号の表明に続く第１システム・ク
ロック信号の立ち上がり区間は、遷移ＴＩに対応する。
前に述べたように、メモリ・アレイ６００に対して１つ
のロングワードを授受する場合、そのサイクルは１０シ
ステム・クロックの間隔で実行される。シーケンサはＳ
ＥＱ　　ＩＤＬＥから状態５ＥＱＩないし５ＥＱ９に進
み、Ｓ　Ｅ　Ｑ　　ＩＤＬＥに戻る。
しかし、別のロングワードを転送するためにメモリ読み
出しおよび書き込みサイクルを延長することができる。
メモリ・アレイ６００は、「高速ページ・モードＪ　Ｄ
ＲＡＭを使用することが望ましい。多重化されたロング
ワードの読み出しおよび書き込みを行う期間中、最初の
ロングワードの転送の後に行われるメモリ・アレイとの
データの授受は、列アドレスを繰り返して更新し、ＣＡ
Ｓ（列アドレス・ストローブ）信号を再び発生すること
によって行われる。
多重化されたロングワードの転送サイクルの期間中、こ
れらの列アドレスのこれらの更新を実行することが可能
であるが、その理由は、全てのロングワードが転送され
るまでシステム６１６は、５ＥＱ４から５ＥＱ７を繰り
返して循環するからである。例えば、もし３つのロング
ワードがメモリ・アレイ６００から読み出され、または
これに書き込まれているならば、シーケンサは状態５Ｅ
ＱＩＤＬＥ、５ＥＱＩ、５ＥＱ２．５ＥＱ３．５ＥＱ４
．５ＥＱ５．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５
．５ＥＱ６．５ＥＱ７．５ＥＱ４．５ＥＱ５．５ＥＱ６
．５ＥＱ７．５ＥＱ８．５ＥＱ９、および５ＥＱＩＤＬ
Ｅを入力する。
メモリ転送サイクルの期間中、指定されたプライマリ・
サイクル・タイミング信号は、遷移Ｔ６の間のシーケン
サ６１６によって監視され、少なくとも１つの別のロン
グワードを転送するため、メモリ読み出しまたは書き込
みサイクルを延長するべきかどうかを決定する。指定さ
れたプライマリ・サイクル・タイミング信号が遷移Ｔ６
中に表明された場合、状態５ＥＱ７にあるシケンサは状
態５ＥＱ８を入力する代わりに状態５ＥＱ４を入力する
ことによって、次のシステム・クロック信号に応答する
。
多重ロングワードの転送の場合、指定されたプライマリ
−・サイクル・タイミング信号は、少なくとも第１Ｔ６
の遷移の１５ナノ秒前に表明され、最後のロングワード
か転送される迄、表明されたままである。最後のロング
ワードが転送されてしまった後でメモリ転送サイクルを
終了するため、指定されたプライマリ・サイクル・タイ
ミング信号が最後のＴ６の遷移の少なくとも１５ナノ秒
前に表明を解かれ、最後のＴ６の伝送の後、少なくとも
１０ナノ秒間表明を解かれたままになる。
メモリ転送サイクルの期間中、指定されたプライマリ行
アドレス信号と指定されたプライマリ列アドレス信号は
、制御ロジック６１０内の指定装置６１２によって別の
時間に１組の時間分周多重化線上でメモリ・ドライバ６
３０に与えられる。
ドライバ６３０の出力はメモリ・アレイ６００のＤＲＡ
Ｍのアドレス入力に加えられ、また指定されたミラー行
および列アドレス信号と比較するため制御ロジック６１
０に戻されてエラーをチックする。状態レジスタ転送サ
イクルとＥＥＰＲＯＭ転送サイクルの期間中、列アドレ
ス信号は指定の記憶場所を選択するために必要ではない
。
メモリ転送サイクルの期間中、行アドレス信号はバス８
０と８２の時間を共有する行および列アドレスに与えら
れた最初の信号である。状態５ＥＱＩＤＬＥの期間中、
行アドレス信号は、メモリ制御装置によって行および列
アドレス線で転送され、列アドレスはＴｌの遷移の少な
くとも１５ナノ秒前からＴ１の遷移後のｌＯナノ秒まで
安定した状態にある。次に、列アドレス信号はメモリ制
御装置によって行およびコラムアドレス線で転送され、
列アドレスは、Ｔ３の遷移の１０ナノ秒前からＴ４の遷
移の後１５ナノ秒まで安定した状態にある。メモリ転送
サイクルの期間中に多重ロングワードの転送を行う場合
、続いて発生する列アドレス信号は、次に行およびコラ
ムアドレス線で転送され、これらの続いて発生する列ア
ドレスはＴ６の遷移の１０ナノ秒前からＴ７の遷移の後
１５ナノ秒まで安定した状態にある。
ジェネレータ／チエッカ６１７はシーケンサ６１６によ
って発生された２組のシーケンス・タイミング信号を受
は取る。更に、指定されたプライマリ・サイクル・タイ
プ信号とバンク・アドレス信号および指定されたミラー
・サイクル・タイプ信号とバンク・アドレス信号が指定
装置６１２によってジェネレータ／チエッカ６１７に転
送される。ジェネレータ／チエッカでは、多数のプライ
マリ制御信号、すなわちＲＡＳ　（行アドレス信号）、
ＣＡＳ　（列アドレス・ストローブ）およびＷＥ　（書
き込みイネーブル）が発生され、プライマリ・シーケン
ス・タイミング信号と指定されたプライマリ・サイクル
・タイプ信号およびバンク・アドレス信号を使用してド
ライバ６３０に分配される。これらの制御信号の重複し
た組がジェネレータ／チエッカ６１７によって重複（ミ
ラー）シーケンス・タイミング信号と指定されたミラー
・サイクル・タイプ信号およびバンク・アドレス信号か
ら発生される。これらのミラーＲＡＳ、ＣＡＳ、および
書き込みイネーブル信号はエラーのチエツクのために使
用される。
プライマリ・サイクル・タンプ信号がメモリ転送サイク
ルが実行中であることを示す場合、プライマリ・バンク
・アドレス信号はメモリ・アレイ６００内のＤＲＡＭの
１つの選択されたバンクを識別する。メモリ・ドライバ
６３０はメモリ・アレイ６００内のＤＲＡＭの各バンク
に対して別々のＲＡＳドライバを有している。ジェネレ
ータ／チエッカ６１７においてプライマリ制御信号は、
メモリ転送サイクル中に発生され、ジェネレータ／チエ
ッカをＲＡＳドライバに接続する線の１つに非多重化さ
れる。その結果、選択されたＤＲＡＭバンクに対応する
ＲＡＳドライバのみがメモリ転送サイクル中に表明され
たＲＡＳ信号を受は取る。
リフレッシュ・サイクルの期間中、プライマリＲＡＳ信
号は非多重化されず、表明されたＲＡＳ信号が各ＲＡＳ
ドライバによって受は取られる。
ステータス・レジスタ転送サイクルとＥＥＦＲＯＭ転送
サイクルの期間中、バンク・アドレス信号は不必要であ
る。
メモリ・ドライバ６３０はまたＣＡＳドライバを有する
。ジェネレータ／チエッカ６１７において、プライマリ
ＣＡＳ信号はメモリ転送サイクルとリフレッシュ・サイ
クルの期間中に発生される。
プライマリＣＡＳ信号は、非多重化されず、表明された
ＣＡＳ信号は各ＣＡＳドライバによって受は取られる。
メモリ書き込みサイクルの期間中、プライマリＷＥ信号
はジェネレータ／チエッカ６１７によって発生される。
表明されたＷＥ信号は、ドライバ６３０によってメモリ
・アレイ６００内の各ＤＲＡＭバンクに加えられる。し
かし、書き込みは選択ささたＤＲＡＭバンクによっての
み実行することが可能でり、このＤＲＡＭバンクはまた
表面されたＲＡＳおよびＣＡＳ信号を受は取る。
本発明の好適な実施例の場合、メモリ転送サイクルの期
間中、プライマリＲＡＳ信号はＴ２の遷移の期間中表明
され、Ｔ３の遷移の少なくともＩＯナノ秒前から安定し
、最後のＴ７の遷移の期間中表面を解かれる。プライマ
リＣＡＳ信号は、各Ｔ４の遷移の前１５ナノ秒間表明さ
れ、各Ｔ７の遷移の期間中表明を解かれる。メモリ書き
込みサイクルの期間中、プライマリＷＥ信号は、Ｔ３の
遷移の期間中表明され、最初のＴ４の遷移の少なくとも
ＩＯナノ秒前から安定し、最後のＴ７の遷移に期間中表
面を解かれる。
プライマリ・サイクル・タイプ信号がメモリ・リフレッ
シュ・サイクルが実行中であることを示す場合、メモリ
・アレイ６００はシーケンサ６１６によって与えられる
プライマリ・シーケンス・タイミング信号に応答して、
ジェネレータ／チエッカ６１７によってメモリ・リフレ
ッシュ動作を実行さされる。これらのリフレッシュ動作
の期間中、ＲＡＳ信号およびＣＡＳ信号が逆の順序でジ
ェネレータ／チエッカによって発生されて分配される。
このリフレッシュ・モードはバンク、行または列に対す
る外部アドレスを必要としない。
転送サイクルの期間中、データがバス８５い転送されて
いる時間に、ＦＣＣ信号はバス８０と８２の時間分周多
重化双方向線で転送される。しかし、これらの同じ線は
転送サイクル中の他の時間に制御信号（例えば、サイク
ル・タイプ）およびアドレス信号（例えば、メモリ・ボ
ード・アドレスおよびバンク・アドレス）信号を転送す
るために使用される。
プライマリ／ミラー指定装置６１２内のトランシーバ／
レジスタはシーケンサ６１６によって加えられるシーケ
ンス・タイミング信号ともｔｘ／ｒｘレジスタ制御信号
に応答する受信機と発信機を有する。シーケンス・タイ
ミング信号とｔｘ／ｒｘレジスタ制御信号は、バス８０
と８２の時間分周多重化双方向線でＦＣＣ信号とアドレ
ス信号および制御信号を多重化することを可能にする。
サイクル・タイプ信号、メモリ・ボード・アドレス信号
およびバンク・アドレス信号のような制御信号とアドレ
ス信号はメモリ制御装置７０と７５によって転送され、
単一の転送サイクルまたは多重ロングワード転送サイク
ルのいずれかの開始時にバス８０と８２の時間を共有し
た線に与えられることが望ましい。これらの信号はサイ
クル・タイミング信号の活性化と同時に遷移を開始しく
シーケンサはＳＥＱ　　ＩＤＬＥ状態にあるカリ、Ｔ２
の間安定状態にある。従って、指定装置６１２のトラン
シーバ／レジスタにおいて、受信機は起動され、送信機
は少なくとも状態５ＥＱ２の終わり迄そのトリステート
・モードにセットされる。
サイクル・タイプ信号は、下記にリストアツブした機能
、すなわちメモリの読み出し、メモリの書き込み、ステ
ータス・レジスタの読み出し、ステータス・レジスタの
書き込み、ＥＥＰＲＯＭの読み出し、ＥＥＰＲＯＭの書
き込み、およびリフレッシュのいずれがサイクル期間中
にメモリ・アサイ６０によって実行されるかを識別する
。指定装置６１２によって受は取られた指定されたプラ
イマリ・サイクル・タイプ信号は、シーケンサ６１６に
加えられ、ｔｘ／ｒｘ制御信号とシーケンス・タイミン
グ信号を発生する場合に使用される。例えば、データ・
トランシーバ／レジスタ６２０および指定装置６１２の
トランシーバ／レジスタにおいて、受信機は起動され、
送信機は書き込みサイクル全体を通してシーケンサ６１
６によってトリステート・モードにセットされる。しか
し、読み出し期間中のデータ・トランシーバ／レジスタ
６２０および指定装置６１２のトランシーバ／レジスタ
の場合、受信機はトリステート・モードにセットされ、
送信機はサイクル・タイプ信号、メモリ・ボード・アド
レス信号およびバンク・アドレス信号がこのサイクルの
開始時点で受は取られた後シーケンサ６１６によって起
動される。
適切な実施例の場合、メモリ・アレイ６００に対して授
受されたデータはエラー検出コード（ＥＤＣ）を使用し
て各メモリ・モジュール６０内でチエツクされることが
望ましく、このエラー検出コードはメモリ制御装置７０
と７５によって必要とされるコードと同じであることが
望ましい。
好適なコードは１ビツト修正、２ビツト検出のエラー修
正コード（Ｅ　ＣＣ’）であることが望ましい。
メモリ書き込みサイクルの期間中、メモリ制御装置７０
は少なくとも１つのロングワードのデータをデータ・バ
ス８５で転送し、同時に対応する組のＥＣＣ信号をバス
８０で転送する。一方、メモリ制御装置７５は第２組の
ＥＣＣ信号を転送し、これらの信号はバス８２のデータ
・バス８５のロングワードとまた対応する。
ここで実施されているように、メモリ書き込みサイクル
の期間中、各ロングワードに対するデータとＥＣＣ信号
がデータ・トランシーバ／レジスタ６２０の受信機に与
えられると共に指定装置６１２のトランシーバ／レジス
タの受信機に与えられる。データおよびＥＣＣ信号はＴ
４の遷移の少な（ともｌＯナノ秒前に安定しており、Ｔ
６の遷移後１５ナノ秒後迄安定した状態にあり、これら
のトランシーバ／レジスタにラッチされる。この時間の
間、メモリ制御装置７０と７５はバス８０と８２の時間
を共有した線にアドレス信号と制御信号を加えない。
メモリ書き込みサイクルの期間中に指定装置６１２によ
って受は取られた指定されたプライマリＥＣＣ信号とト
ランシーバ／レジスタ６２０によって受は取られたロン
グワードのデータは、メモリ・アレイ６００の８つのバ
ンクの各々に於けるＤＲＡＭのデータ入力とＥＣＣ発生
装置６２３に加えられる。発生されたＦＣＣは比較器６
２５によって指定されたプライマリ・ＦＣＣと比較され
る。指定されたプライマリ・ＥＣＣ信号は、また指定さ
れたミラー・ＥＣＣ信号と共にＥＣＣ比較器６２５に加
えられる。
ここで実施例されているように、メモリ読み出しサイク
ルの期間中、少なくとも１つのロングワードのデータと
対応する組のＥＣＣ信号がメモリ・アレイ６００から読
み出され、データ・トランシーバ／レジスタ６２０と指
定装置６１２のトランシーバ／レジスタにそれぞれ向け
られる。メモリ読み出しサイクルの遷移Ｔ７の期間中、
各ロングワードに対するデータとＥＣＣ信号はメモリ・
アレイ６００から入手可能であり、これらのトランシー
バ／レジスタにラッチされる。このデータはＥＣＣ発生
装置６２３に与えられ、その出力はメモリから読み出さ
れたＦＣＣと比較される。
ラッチの後、データおよびＥＣＣ信号は、データ・トラ
ンシーバ／レジスタ６２０の送信機と指定装置６１２の
トランシーバ／レジスタの送信機によってデータ・バス
８５とバス８０および８２に与えられる。同じＥＣＣ信
号は、指定装置６１２のトランシーバ／レジスタからメ
モリ制御装置７０とメモリ制御装置７５に転送される。
データバス８５とバス８０および８２で転送されたデー
タとＥＣＣ信号は、Ｔ７の遷移の１５秒後からこれに続
＜Ｔ６の遷移の５ナノ秒前迄（多重ロングワード転送の
場合）またはこれに続＜Ｔ　　ＩＤＬＥ遷移の５ナノ秒
前迄（単一のロングワードの転送または多重ロングワー
ド転送の最後のロングワードの場合）安定した状態にあ
る。この時間間隔の間、メモリ制御装置７０と７５は、
バス８０と８２の時間を共有したアドレス信号と制御信
号を加えない。データ・トランシーバ／レジスタ６２０
の送信機と指定装置６１２のトランシーバ／レジスタの
送信機は、これに続＜Ｔ　　ＩＤＬＥ遷移の期間中、ト
リステート・モードにセットされる。
比較器６１４は、制御装置７０から発生するアドレス信
号制御装置およびタイミング信号を制御装置７５から発
生するこれらに対応するアドレス信号、制御信号および
タイミング信号と比較するために設けられる。指定され
たプライマリ・サイクル・タイミング信号、サイクル・
タイプ信号、メモリ・ボード・アドレス信号、およびバ
ンク・アドレス信号は、指定されたミラー・サイクル・
タイミング信号、サイクル・タイプ信号、メモリ・ボー
ドアドレス信号、バンク・アドレス信号、行アドレス信
号、および列アドレス信号と共に指定装置６１２から比
較器６１４に加えられる。指定されたプライマリ行アド
レス信号および列アドレス信号はドライバ６３０の出力
から比較器６１４に加えられる。そこで両方の組の信号
が比較される。
もし、メモリ制御装置から発生するアドレス信号、制御
信号、およびタイミング信号の間で比較のミスがあれば
、比較器６１４は適当なエラー信号を発生する。第６図
に示すように、ボード・アドレス・エラー信号、バンク
・アドレス・エラー信号、行アドレス・エラー信号、列
アドレス・エラー信号、サイクル・タイプ・アドレス・
エラー信号、およびサイクル・タイミング・エラー信号
は比較器から発生することができる。
ジェネレータ／チエッカ６１７は、指定されたプライマ
リ・バンク・アドレス信号、サイクル・タイプ信号およ
びサイクル・タイミング信号を使用してシーケンサ６１
６およびジェネレータ／チエッカ６１７によって発生さ
れたプライマリ制御信号およびタイミング信号を、指定
されたミラー・バンク・アドレス信号、サイクル・タイ
プ信号およびサイクル・タイミング信号を使用して、発
生されたミラー制御信号およびタイミング信号と比較す
る。２組のシーケンス・タイミング信号は、シーケンサ
６１６によってジェネレータ／チエッカ６１７に加えら
れる。プライマリＲＡＳ信号、ＣＡＳ信号、およびＷＥ
倍信号、ドライバ６３０の出力からジェネレータ／チエ
ッカ６１７に加えられる。前に説明したように、ミラー
ＲＡＳ信号、ＣＡＳ信号およびＷＥ倍信号ジェネレータ
／チエッカによって内部的に発生される。ジェネレータ
／チエッカ６１７は、プライマリＲＡＳ信号、ＣＡＳ信
号、ＷＥ倍信号よびシーケンス・タイミング信号をミラ
ーＲＡＳ信号、ＣＡＳ信号、ＷＥ倍信号およびシーケン
ス・タイミング信号と比較する。
もし、シーケンサ６１６またジェネレータ／チエッカ６
１７から発生する制御信号およびタイミング信号のいず
れかの間に比較のミあれば、ジェネレータ／チエッカは
適当なエラー信号を発生する。第６図に示すように、シ
ーケンサ・エラー信号、ＲＡＳエラー信号、ＣＡＳエラ
ー信号、およびＷＥエラー信号はジェネレータ／チエッ
カ６１７によって発生することかできる。
エラー信号は、比較器６１４およびジェネレータ／チエ
ッカ６１７からアドレス／制御エラー・ロジック６２１
に加えられる。比較器６１４またはジェネレータ／チエ
ッカ６１７から受は取ったエラー信号に応答して、アド
レス／制御エラー・ロジック６２１はアドレス／制御エ
ラー信号をＣＰＵモジュール３０に転送し、アドレス信
号・制御信号、またはタイミング信号のいずれかの間で
比較のミスが発生したことによる故障を検出したことを
示す。アドレス／制御エラー信号は、エラーを処理する
ためにメモリ制御装置７０と７５のエラー・ロジックに
送られる。アドレス／制御エラー信号をＣＰＵモジュー
ル３０にすることによって、ＣＰＵ／ＭＥＭ故障が発生
するが、これは他のセクションで詳細に論じる。
比較器６１４およびジェネレータ／チエッカ６１７から
のエラー信号は、またステータス・レジスタ６１８に加
えられる。エラー信号および故障に関連するアドレス信
号、制御信号、タイミング信号、データ信号およびＥＣ
Ｃ信号の全ては、一時的にステータス・レジスタに記憶
され、エラーの診断と修復を可能にする。
本発明の１つの特徴によれば、３２ビツトのデータ・バ
ス８５か１本だけＣＰＵモジュール３０とメモリ・モジ
ュール６０との間に設けられる。
従って、メモリ・モジュール６０はメモリ制御装置７０
と７５からの２組のデータを比較することができない。
しかし、メモリ制御装置７０と７５によってメモリーモ
ジュール６０に転送された２つの独立した組のＥＣＣ信
号をチックすることによって、ビットのデータ線の重複
した組を使用することなく、データの健全性がメモリ・
モジュール６０によって検証される。
第６図に示すように、制御ロジック６１０はＥＣＣ発生
装置６２３とＥＣＣ比較器６２５を有する。指定された
プライマリおよびミラーＥＣＣ信号は、指定装置７１２
によってＥＣＣ比較器に加えられる。メモリー書き込み
サイクルの期間中、指定されたプライマリＥＣＣ信号は
、指定されたミラーＥＣＣ信号と比較される。その結果
、メモリ・モジュール６０は、メモリ制御装置７０と７
５が一致しているかどうかを検証すると共にメモリー書
き込みサイクルの期間中にメモリ・アレイ６００のＤＲ
ＡＭに記憶されている指定されたプライマリＥＣＣ信号
が正しいかどうかを検証する。更に、メモリー書き込み
サイクルの期間中にＤＲＡＭのデータ入力に与えられた
データは、ＥＣＣ発生装置６２３に加えられる。ＥＣＣ
発生装置６２３は、このデータ応する１組の発生された
ＥＣＣ信号を発生し、この発生されたＥＣＣ信号をＥＣ
Ｃ比較器６２５に加える。指定されたプライマリＥＣＣ
信号は発生されたＥＣＣ信号と比較され、メモリ制御装
置７０によってデータ・バス８５に転送されたデータが
メモリ・アレイ６００のＤＲＡＭに記憶されているデー
タと同じであるかどうかを検証する。
メモリ読み出しサイクルの期間中、ＤＲＡＭの選択され
たバンクから読み出されたデータはＥＣＣ発生器に与え
られる。発生されたＥＣＣ信号はそこでＥＣＣ比較器に
加えられ、このＥＣＣ比較器は、またＤＲＡＭの選択さ
れたバンクから読み出されて記憶されているＥＣＣ信号
を受は取る。発生され記憶されているＥＣＣ信号は、Ｅ
ＣＣ比較器６２５によって比較される。
もしＥＣＣ比較器６２５によって監視されているＥＣＣ
信号のいずれかの対の間に比較のミスがあれば、ＥＣＣ
比較器は適当なエラー信号を発生する。第６図に示すよ
うに、プライマリ／ミラーＦＣＣエラー信号、プライマ
リ／発生されたＥＣＣ信号エラーおよびメモリ／発生さ
れたＦＣＣエラー信号はＥＣＣ比較器によって発生する
ことができる。
ＥＣＣ比較器６２５からのこれらのＦＣＣエラー信号は
ステータス・レジスタ６１８に加えられる。ＦＣＣエラ
ー信号の各々およびＦＣＣ故障に関連するアドレス信号
、制御信号、タイミング信号、データ信号、およびＥＣ
Ｃ信号の全ては一時的にステータス・レジスタに記憶さ
れ、エラーの診断と修復を可能にする。
ＦＣＣエラー信号はＥＣＣエラー線上でＥＣＣ比較器６
２５によって表明され、ＣＰＵモジュール３０に転送さ
れ、比較のミスによって発生したＦＣＣの故障を検出し
たことを示す。この比較のミスはメモリ書き込みサイク
ルの期間中に行われる２つのＦＣＣのチエツクの期間中
またはメモリ読み出しサイクル行われる１つのＦＣＣの
チエツクの期間中のいずれかで発生する可能性がある。
第６図に示すように、ボード選択ロジック６２７はメモ
リの背面板からスロット信号を受は取る。
これらのスロット信号によって、各メモリモジュール６
０に対してユニークなスロット・ロケーションが指定さ
れる。ボード選択ロジッチ６２７は、そこでこれらのス
ロット信号を指定回路６１２を介してメモリ制御装置の
１から転送された指定されたプライマリ・ボード・アド
レス信号と比較する。もしこのスロット信号が指定され
たプライマリ・ボード・アドレス信号と同じであれば、
ボード選択信号がボード選択ロジック６２７によって発
生され、これによって制御ロジック６１０内の他の回路
を動作させる。
３、　メモリ制御装置 メモリ制御装置７０と７５は、ＣＰＵ４０と５０のメモ
リ・モジュール６０および補助メモリ素子に対するアク
セスをそれぞれ制御好適な実施例の場合、ある種のエラ
ー処理動作を実行する。
メモリ制御装置７２に接続された補助メモリ素子はシス
テムＲＯＭ４３、ＥＥＰＲＯＭ４４、およびスクラッチ
・パッドＲＡＭ４５を有する。ＲＯＭ４３は、診断コー
ド、コンソール・ドライバ・コード、およびブートスト
ラップ・コードの一部のようなある種の標準コードを保
持している。
ＥＥＰＲＯＭ４４は、ＣＰＵ４０の動作中に検出された
エラー情報のような情報を保持するのに使用されるが、
この情報は変更を行う必要があるが、電源を切った場合
に失われるべきではない。スクラッチ・パッドＲＡＭ４
５は、ＣＰＵ４０によって実行されるある種の動作のた
めに使用されると共に、レール・ユニーク情報（例えば
、ただ１つのＣＰＵ４０または５０に使用することので
きる１つのレールの条件に特有の情報）をゾーン情報（
ＣＰＵ４０と５０の両方がアクセスすることのできる情
報）に変換するために使用される。
等価な構成要素５３．５４および５５がメモリ制御装置
７５に接続される。システムＲＯＭ５３、ＥＥＰＲＯＭ
５４およびスクラッチ・パッドＲＡＭ５５は、システム
ＲＯＭ４３、ＥＥＰＲＯ，Ｍ４４、およびスクラッチ・
パッドＲＡＭ４５とそれぞれ同じであり、同じ機能を実
行する。
第７図ないし第９図は、プライマリ・メモリ制御装置７
０の好適な実施例の詳細を示す。ミラー・メモリ制御装
置７５は、第７図ないし第９図に示す構成要素と同じ構
成要素を有しているが、動作は若干具なっている。従っ
て、メモリ制御装置７５の動作と異なっている部分を除
いて、プライマリ・メモリ制御装置７０の動作のみを説
明する。
処理システム２０′内のメモリ制御装置７０′と７５′
は同じ構成要素を有し、それぞれメモリ制御装置７０と
７５と同じように動作する。
第７図に示す構成要素は、プライマリ・メモリ制御装置
７０を介してデータの流れ、アスおよび信号を制御する
。制御ロジック７００は、メモリ制御装置７０の受は取
った信号および制御ロジック７００に記憶されているそ
のメモリ制御装置のステート・エンジンに従って第７図
の種々の構成要素の状態を制御する。マルチプレクサ７
０２は、これらのソースの１つからアドレスを選択する
。
これらのアドレスは、受信機７０５を介してＣＰＵ３０
から得ることもできるし、第８図を参照して以下で説明
するＤＭＡエンジン８００から得ることもできるし、ま
た再同期化動作の期間中に１つのゾーンから他のゾーン
にある種のバンク・メモリを転送する間に人工的リフレ
ッシュを発生するのに使用されるリフレッシュ再同期化
アドレスから得ることもできる。
ＣＰＵ３０からのデータは、受信機７０５を介して受は
取られＤＭＡからのデータはエンジン８００を介して受
は取られるので、マルチプレクサ７０２の出力はマルチ
プレクサ０の入力である。
マルチプレクサ７１０の出力は、メモリ相互接続部８５
とドライバ７１５を介してメモリ・モジュール６０にデ
ータを与える。ドライバ７１５はミラー・メモリ制御モ
ジュール７５と７５′に対して不能にされるが、その理
由は、メモリ・データの１つの組のみが、それぞれメモ
リ・モジュール６０と６０’に送られるからである。
メモリ相互接続部８５に送られるデータは、ＣＰＵ３０
からメモリ・モジュール６０に記憶されるべきデータま
たはＤＭＡエンジン８００からメモリ・モジュール６０
に記憶されるべきデータのいずれかを含んでいる。ＣＰ
Ｕ３０からのデータとマルチプレクサ７０２からのデー
タはまたこの経路また受信機７４５とＥＣＣ修正装置７
５０を介してＤＭＡエンジン８００に送られる。
マルチプレクサ７０２からのアドレスは、デマルチプレ
クサ７２０の入力にまた加えられ、このデマルチプレク
サ７２０はこれらのアドレスを行／列アドレス部、ボー
ド／バンク・アドレス部分およびシングル・ボード・ビ
ットに分割する。行７列アドレスの２２ビツトが１１本
の線に多重化される。好適な実施例の場合、２２ビツト
の６７列アドレスがドライバ２１を介してメモリ・モジ
ュール６０に送られる。シングル・ボード・ビットはド
ライバ７２２を介してメモリ・モジュール６０に送られ
ることが望ましく、他のボード／バンク・アドレスビッ
トはＦＣＣ信号と多重化される。
マルチプレクサ７２５は、メモリ制御装置７０に対する
通常のリフレッシュ命令とＣＰＵ３０からのサイクル・
タイプ情報（すなわち読み出し、書き込み等）およびＤ
ＭＡサイクル・タイプ情報とを結合する。通常のリフレ
ッシュ命令とリフレッシュ再同期アドレスの両方によっ
て、メモリ・モジュール６０がメモリ・リフレッシュ動
作を開始する。
マルチプレクサ７２５の出力は、デマルチプレクサ７２
０からのボード／バンク・アドレスと共にマルチプレク
サ７３０に対する入力である。マルチプレクサ７３０に
対する他の入力は、ＦＣＣジェネレータ／チエッカ７３
５の出力である。マルチプレクサ７３０は、入力の１つ
を選択し、これをメモリ・モジュール６０に対する時間
分割多重化ＦＣＣ／アドレス線に載置する。マルチプレ
クサ７３０は、これらの時間分割ｌ多重化線がボード／
バンク・アドレスと別の制御情報ならびにＥＣＣ情報を
、異なった時間に、搬送するこを可能にする。
ＥＣＣ情報は、受信機７３４を介してメモリ・モジュー
ル６０から受は取られ、入力としてＢＣＣジェネレータ
／チエッカ７３５に加えられ、メモリ・モジュール６０
によって発生されたＦＣＣをメモリ制御装置７０によっ
て発生されたＦＣＣと比較する。
ＦＣＣジェネレータ／チエッカ７３５に対する他の入力
は、マルチプレクサ７４０からの出力である。メモリ・
トランザクションが書き込みトランザクションであるか
読み出しトランザクションであるかによって、マルチプ
レクサ７４０はマルチプレクサ７１０からメモリ・モジ
ュール６０に送られたメモリ・データを入力として受は
取るか、または受信機７４５を介してメモリ・モジュー
ル６０から受は取られたメモリ・データを入力として受
は取る。マルチプレクサ７４０は、ＦＣＣジェネレータ
／チエッカ７３５に対する入力であるこれらのメモリ・
データの組の１つを選択する。
ジェネレータ／チエッカ７３５は、次に適当なＦＣＣコ
ードを発生し、このコードは、マルチプレクサ７３０に
送られる以外に、またＥＣＣ修正装置７５０にも送られ
る。好適な実施例の場合、ＥＣＣ修正装置７５０はメモ
リ・モジュール６０から受は取られたメモリ・データ内
の全てのシングル・ビットエラーを修正する。
ＦＣＣチエッカ７５０からの修正されたメモリ・データ
は、次に第８図に示すＤＭＡエンジンに送られると共に
マルチプレクサ７５２に送られる。
マルチプレクサ７５２に対する他の入力は、第９図と関
連して以下で説明するエラー処理ロジックからのエラー
情報である。マルチプレクサ７５２の出力は、ドライバ
７５３を介してＣＰＵ３０に送られる。
比較器７５５は、マルチプレクサ７１０からメモリ・モ
ジュール６０に送られたデータをこのデータがドライバ
７１５と受信機７４５を通過した後、このデータのコピ
ーと比較する。チエツクによって、ドライバ７１５と受
信機７４５が正しく動作しているかどうかを判定する。
比較器７５５からの出力はＣＭＰエラー信号であり、こ
の信号はこのような比較エラーがあるか無いかを示す。
第９図においてＣＭＰエラー・ロジックに供給される。
第７図の他の２つの構成要素によって、異なった種類の
エラー検出が行われる。構成要素７６０はパリティ−発
生装置である。メモリ制御装置７０によってメモリ・モ
ジュール６０に記憶されるべきデータに発生されたかま
たはメモリ・モジュール６０によってメモリ・モジュー
ル６０から読み出されたデータに発生されたＦＣＣデー
タは、パリティ−発生装置７０に送られる。発生装置７
６０からのパリティ−信号は、ドライバ７６２を介して
、比較器７６５に送られる。比較器７６５は、発生装置
７６０からＦＣＣパリティ−信号を制御装置７５′によ
って発生された等価のＦＣＣパリティ−信号と比較する
。
パリティ−発生装置７７０は、デマルチプレクサ７２０
から受は取られた行／列アドレス信号とシングル・ビッ
ト・ボード・アドレス信号とについて同じ種類のチエツ
クを実行する。パリティ−発生装置７７０からのアドレ
ス・パリティ−信号はドライバ７７２によって比較器７
７５に送られ、この比較器７７５は制御装置７５からま
たアドレス・パリティ−信号を受は取る。比較器７６５
と７７５の出力はパリティ−・エラー信号であり、これ
らの信号は第９図のエラー・ロジックに供給される。
第８図はＤＭＡエンジン８００の基礎を示す。
好適な実施例の場合、ＤＭＡエンジン８００はメモリ制
御装置７０内に位置するが、この場所にある必要はない
。第８図に示すように、ＤＭＡエンジン８００はデータ
・ルータ（ｒｏｕｔｅｒ）　８１０、ＤＭＡ制御装置８
２０、およびＤＭＡレジスタ８３０を有する。ドライバ
８１５と受信機８１６によって、メモリ制御装置７０と
クロスリンク９０との間にインターフェースが設けられ
る。
ＤＭＡ制御装置８２０は、制御ロジック７００から内部
制御信号を受は取り、これに応答して、制御信号を送っ
てデータ・ルータ８１Ｏを適当に構成する。制御装置８
２０によって、データ・ルータ８１０が第７図に示すク
ロスリンク９０からのデータと制御信号をメモリ制御７
０回路に送るように、その構成がまた設定される。デー
タ・ルータは、その状態信号をＤＭＡ制御装置８２０に
送り、このＤＭＡ制御装置はこの信号を他のＤＭＡ情報
と共に第９図のエラー・ロジックに伝える。
レジスタ８３０はＤＭＡバイト・カウンタ・レジスタ８
３２とＤＭＡアドレス・レジスタ８３６を有する。これ
らのレジスタは、ルータ８１０を介してＣＰＵ４０によ
って初期値にセットされる。
次に、ＤＭＡサイクルの期間中、制御装置８２０はルー
タ８１０を介してカウンタ・レジスタ８３２をインクリ
メントさせアドレス・レジスタ８３６をデクリメントさ
せる。制御装置８２０によって、アドレス・サイクル８
３６の内容がＤＭＡ動作の期間中ルータ８１０と第７図
の回路を介してまたメモリ・モジュール６０に送られる
。
上に説明したように、本発明の好適な実施例の場合、メ
モリ制御装置７０．７５．７０′、および７５′は、ま
たある種の基本的なエラー動作を実行する。第９図は、
このようなエラー動作を実行するハードウェアの好適な
実施例の１例を示す。
第９図に示すように、タイムアウト信号、ＥＣＣエラー
信号およびバスのミス比較信号のようなある種のメモリ
制御装置内部信号は、レール（ｒａｉｌ）・エラー信号
、ファイヤーウオール（ｆ　ｉｒｅｗａｌ　Ｉ　）のミ
ス比較信号およびアドレス／制御エラー信号のようなあ
る種の外部信号と同様に、診断エラー・ロジック８７０
に対する入力である。好適な実施例の場合、診断エラー
・ロジック８７０はクロスリンク９０と９５を介してシ
ステムｌＯの他の構成要素からエラー信号を受は取る。
診断エラーロジック８７０は、エラー信号とメモリ制御
装置７０のベーシック・タイミングから発生された制御
パルス信号からエラー・パルスを形成する。診断エラー
・ロジック８７０によって発生されたエラー・パルスは
、ある種のタイミング信号に従って診断エラー・レジス
タ８８０の適当なロケーションに記憶されているある種
のエラー情報を含む。システム故障エラー・アドレス・
レジスタ６５は、エラーが発生した場合、ＣＰＵ４０と
５０が通信を行っていたメモリ・モジュール６０内にア
ドレスを記憶する。
診断エラー・ロジック８７０からのエラー・パルスはま
たエラー・カテゴリー化ロジック８５０に送られ、この
エラー・カテゴリー化ロジック８５０はまたサイクル・
タイプ（例えば読み出し、書き込み等）を示す情報をＣ
ＰＵ３０から受は取る。。この情報およびエラー・パル
スから、エラー・カテゴリー化ロジック８５０はＣＰＵ
／ＩＯエラー、ＤＭＡエラー、またはＣＰＵ／ＭＥＭ故
障の存在を判定する。
ＣＰＵ／ＩＯエラーは、バス４６のＣＰＵ／ＩＯサイク
ルに直接帰するべき動作上のエラーであり、リセットに
関して以下で説明するように、ハードウェアーによって
修復することが可能である。ＤＭＡエラーは、ＤＭＡサ
イクルの期間中に発生するエラーであり、好適な実施例
の場合、主としてソフトウェアによって処理される。Ｃ
ＰＵ／ＭＥＭ故障は、ＣＰＵの正しい動作またはメモリ
の内容を保障することのできないエラーである。
エラー・カテゴリー化ロジック８５０からの出力は、エ
ンコーダ８５５に送られ、このエンコーダ８５５は特定
のエラー・コードを形成する。このエラー・コードは、
エラー・ディスエーブル信号が存在する場合、次にＡＮ
Ｄゲート８５６を介してクロスリンク９０と９５に送ら
れる。
エラー・コードを受は取った後、クロスリンク９０．９
５．９０’、９５’はメモリ制御装置にリトライ要求信
号を送る。第９図に示すように、メモリ制御装置７０の
エンコーダ８９５はサイクル・タイプ情報とエラー信号
〔サイクルψクオリファイヤ（ｑｕａｌ　ｉｆ　１ｅｒ
ｓ　）として纏めてに示される〕と共にリトライ要求信
号を受は取る。エンコーダ８９５は、次にシステム故障
エラー・レジスタ８９８に記憶するための適当なエラー
・コードを発生する。
システム故障エラー・レジスタ８９８は、診断エラー・
レジスタ８８０と同じ情報を記憶しない。
システム故障エラー・レジスタ８９８とは違って、診断
エラー・レジスタ８８０はクロスリンク・レールからの
１つの入力のエラーのようなレール・ユニーク情報およ
びメモリ・モジュール６０内の修正不可能なＦＣＣエラ
ーのようなゾーン・ユニーク・データのみを含んでいる
。
診断エラー・レジスタ８９８は、またエラーの処理に使
用される幾つかのビットを含んでいる。
これらのビットは、所望のメモリ・ロケーションが見当
たらないことを示すＮＸＮビット、所望にＩ１０ロケー
ションが見当たらないことを示すＮＸｌ０ビツト、ソリ
ッド故障ビットおよび過渡的ビットを含んでいる。過渡
的ビットソリッド・ビットはいずれも故障のレベルを示
す。過渡的ビットによって、またシステム故障エラー−
アドレス・レジスタ８６５が凍結される。
第９図は、メモリ・コントローラ・ステータス・レジス
タ８７５を示すが、これは技術的にはエラー・ロジック
の一部ではない。レジスタ８７５は、ＤＭＡ比率比率部
子７７ＭＡ比率コード・エラー・ディスエーブル部８７
８のエラー・デスエーブル・コード、およびミラー・バ
ス・ドライバ・イネーブル部８７６のミラー・バス・ド
ライバ・イネーブルコードのようなある種の状態情報を
記憶する。ＤＭＡ比率コードは、ＤＭＡに割り当てるこ
とのできるメモリ帯域幅の部分を特定する。
エラー・デスエーテル・コードによって、ＡＮＤゲート
８５６および従ってエラー・コードを不能にする信号が
与えられる。ミラー・バス・ドライバ・イネーブル・コ
ードによって、ある種のトランザクションに対してミラ
ー・バス・ドライバを動作させる信号を与えられる。
４、　クロスリンク メモリ再同期、ＤＭＡおよびＩ１０動作用のデータは、
クロスリンク９０と９５を通過する。−船釣に、クロス
リンク９０および９５によって、ＣＰＵモジュール３０
、ＣＰＵモジュール３０′Ｉ１０モジユール１００．１
１０，１２０、およびＩ１０モジュールｌ　ｌ　Ｏ’、
１１Ｏ′、１２０′との間の通信が行われる。（第１図
参照）クロスリンク９０と９５は、第１Ｏ図に示すよう
に、並列レジスタ９１０と直列レジスタ９２０の両方を
含む。両方のタイプのレジスタは、本発明の好適な実施
例でプロセッサ間の通信を行うために使用される。通常
の動作の期間中、処理システム２０と２０′は同期され
、データはそれぞれクロスリンク９０／９５と９０’／
９５’の並列レジスタ９１０を使用して、処理システム
２０と２０′との間で交換され、処理システム２０と２
０′が同期されていない場合、ブートストラッピングの
期間中に最も顕著に現れるように、データは直列レジス
タ９０２によってクロスリンクの間で交換される。
並列レジスタのアドレスは、メモリ・スペースと違って
Ｉ１０スペースである。メモリ・スペースとはメモリモ
ジュール６０内のロケーションのことである。Ｉ１０ス
ペースとは、Ｉｌｏおよび内部システム・レジスタのよ
うなロケーションのことであり、こらはメモリ・モジュ
ール６０内には存在しない。
Ｉ１０スペース内では、アドレスはシステム・アドレス
・スペース内に存在するか、ゾーン・アドレス・スペー
ス内に存在するかのいずれかである。「システム・アド
レス・スペース」という用語は、システムＩＯ全体を通
してアクセスすることのできるアドレス、すなわち処理
システム２０と２０′の両方によってアクセスすること
のできるアドレスのことである。「ゾーン・アドレス・
スペース」という用語は、特定のクロスリンクを含むゾ
ーンによってのみアクセス可能であるアドレスのことで
ある。
第１０図に示す並列レジスタは、通信レジスタ９０６と
Ｉ１０リセット・レジスタ９０８を有する。通信レジス
タ９０６は、ゾーン間で交換される独特のデータを含む
。このようなデータは、メモリ・ソフト・エラーのよう
な通常ゾーンに特有のデータである（メモリモジュール
６０と６０′が同じエラーを同時に独立して経験すると
いうことは確率の領域外の出来事である） レジスタ９０６に記憶されるべきデータはユニークなも
のであるため、書き込みの目的のための通信レジスタ９
０６のアドレスは、ゾーン・アドレス・スペースになけ
ればならない。もしそうでなければ、処理システム２０
と２０′は、ロックステップ同期状態にあり同じ一連の
命令を異同時に実行しているため、ゾーン・ユニーク・
データをゾーン１１内の通信レジスタ９０６のみに記憶
することはできず、これらはこの同じデータをゾーン１
１’内の通信レジスタ９０６’　　（図示せず）にも記
憶しなければならない。
しかし、読み出しのための通信レジスタ９０６のアドレ
スは、システム・アドレス・スペース内に存在する。し
たがって、同期動作の期間中、両方のゾーンは同時に１
つのゾーンから通信レジスタを読み出すことができ、次
に他のゾーンから通信レジスタを同時に読み出すことが
できる。
Ｉ１０リセット・レジスタ９０８は、システム・アドレ
ス・スペース内に存在する。このＩ１０ノセット・レジ
スタは、対応するモジュールがリセット状態にあるかど
うかを示すため、１つのＩ１０モジュールに対して１ビ
ツトを有する。Ｉ１０モジュールがリセット状態にある
場合、これは効果的にディスエーブルされる。
並列レジスタ９１もまた他のレジスタを有するが、これ
らの他のレジスタの理解は本発明を理解するために必要
ではない。
並列クロスリンク・レジスタ９２０は全てゾーンの固有
のスペース内に存在するが、その理由は、これらが非同
期通信に使用されるが、ゾーンに固有の情報のみを有し
ているかのいずれかであるからである。並列クロスリン
ク・レジスタと並列クロスリンクの目的は、プロセッサ
２０と２０′が例えロック・ステップ同期状態（例えば
、位相ロック状態およびこれと同じ状態）で動作してい
なくても、これらのプロセッサ２０と２０′に通信を行
なわせることである。好適な実施例の場合、幾つかの並
列レジスタがあるが、本発明を理解するためにこれらを
説明する必要はない。
制御および状態レジスタ９１２は、状態および制御フラ
グを含む直列レジスタである。これらのフラグの１つは
Ｏ８Ｒビット９１３であり、これはブートストラビング
のために使用され、対応するゾーンの処理システムがブ
ートストラブ・プロセスが既に終了しているかまたはこ
のシステムが再同期を行ったかのいずれかの理由のため
に、この処理システムが既にそのブートストラブ・プロ
セスを開始したかどうか、またはそのゾーンに対する動
作システムが現在勤作中であるかとうかを示す。
制御および状態レジスタ９１２は、またクロスリンク９
０の現在のモードおよび従って処理システム２０の現在
のモードを識別するためのモード・ビット９１４を有す
る。モード・ビットは、再同期モード・ビット９１５と
クロスリンク・モード・ビット９１６を含むことが望ま
しい。再同期モード・ビット９１５は、クロスリンク９
０を再同期スレーブ・モードまたは再同期マスター・モ
ードのいずれかにあるものとして識別する。クロスリン
ク・モード・ビット９１６は、クロスリンク９０をクロ
スリンク・オフ・モード、デュプレックス・モード、ク
ロスリンク・マスター・モード、またはクロスリンク・
スレーブ・モードのいずれかにあるものとして識別する
。
直列レジスタの用途の１つは、状態読み出し動作であり
、この動作によって、１つのゾーンのクロスリンクが他
のゾーンのクロスリンクの状態を読み出すことができる
。状態読み出し要求フラグ９１８を直列制御状態レジス
タ９１２に立てることによって、状態情報に対する要求
がクロスリンク９０′に送られる。このメツセージを受
は取ると、クロスリンク９０′は、その直列制御および
状態レジスタ９１２′の内容をクロスリンク９０に送り
返す。
第１１図は、プライマリ・クロスリンク９０およびミラ
ー・クロスリンク９５内のルート制御および状態信号（
「制御コード」と呼ぶ）用の構成要素の幾つかを示す。
対応するクロスリンクの構成要素は、好適な実施例では
、クロスリンク９０′および９５′内に存在する。これ
らのコードは、メモリ制御装置７０と７５およびモジュ
ール相互接続部１３０．１３２．１３０′および１３２
′との間に送られる。
第１２図は、ルート・データおよびアドレス信号を送る
のに使用される好適な実施例のプライマリ・クロスリン
ク９０の構成要素を示す。対応するクロスリンクの構成
要素は、クロスリンク９５．９０′および９５′内に存
在する。
第１１図は、プライマリ・クロスリンク９０とミラー・
クロスリンク９５の両方に対する構成要素を示すが、こ
れらの構成要素の間には重要な相互接続部があるため、
ハードウェアは同じである。
プライマリ・クロスリンク９０の構成要素と同じミラー
・クロスリンク９５の回路の構成要素は同じ番号で示す
が、ミラー制御装置の場合には番号の次にｒｍＪの文字
を付ける。
第１１図および第１２図を参照して、これらの構成要素
はラッチ、マルチプレクサ、ドライバおよび受信機を含
む。ラッチ９３３および９３３ｍのような一部のラッチ
は遅延要素として動作し、クロスリンクの正しいタイミ
ングを保証し、これによって同期を維持する。第１１図
に示すように、メモリ制御装置７０からの制御コードは
、バス８８を介してラッチ９３１に送られ、次にラッチ
９３２に送られる。このよらなラッチを行う理由は、適
当な遅れを与えてメモリ制御装置７０からのデータがメ
モリ制御装置７０′からのデータと同時にクロスリンク
９０を通過することを保証することである。
もしメモリ制御装置７０からのコードがクロスリンク９
０’を介して処理システム２０′に送られるべきであれ
ば、ドライバ９３７が起動される。
メモリ制御装置７０からの制御コードは、またラッチ９
３３を通過してマルチプレクサＣ３ＭＵＸＡ９３５に入
る。もし制御コードがクロスリンク９０′からプライマ
リ・クロスリンク９０に受は取られれば、これらの経路
は受信装置９３６を通ってラッチ９３８およびまたマル
チプレクサ９３５に至る。
マルチプレクサ９３５に対する制御コードによって、デ
ータのソースが決定される、すなわちこれがメモリ制御
装置７０からきたものであるかまたはメモリ制御装置７
０′からきたものであるかが決定され、これらのコード
はマルチプレクサ９３５の出力に加えられる。この出力
は、再び正しい遅延目的のため、ラッチ９３９の記憶さ
れ、もしこれらのコードがモジュール相互接続部１３０
に送られるべきであれば、ドライバ９４０が起動される
。
データおよびアドレス信号の経路は、第１２図に示すよ
うに、第１１図に示す制御信号の経路と若干類似してい
る。これらの相違点は、いずれの１つのトランザクショ
ンの期間中においてもデータおよびアドレスはクロスリ
ンク９０と９５を介して１つの方向のみに流れるが、制
御信号はそのトランザクションの期間中に双方向に流れ
るという事実を反映している。これと同じ理由のため、
バス８８と８９のデータ線は双方向であるが、制御方向
は双方向ではない。
バス８８を介してメモリ制御装置７０から供給されるデ
ータとアドレスはラッチ９６１に入り、次いでラッチ９
６２に入り、次いでラッチ９６４に入る。第１１図の場
合と同様に、第１２図のラヨチによって同期を維持する
ための正しいタイミングが与えられる。メモリ制御装置
７０′から出力されるデータは受信装置９８６によって
バッファされ、ラッチ９８８に記憶され、次にマルチプ
レクサＭＵＸＡ９６６の入力に向かう。マルチプレクサ
９６６の出力は、ラッチ９８６に記憶され、もしドライ
バ９６９が起動されれば、モジュール相互接続部１３０
に送られる。
第１１図はメモリ制御装置７２送られるべき制御コード
の経路を示す。モジュール相互接続部１３０からのコー
ドは、先ずラッチ９４１に記憶され、次にマルチプレク
サＣ８ＭＵＸＣ９４２に与えられる。マルチプレクサ９
４２は、また並列クロスリンク・レジスタ９１０から制
御コードを受は取り、ラッチ９４３に転送するため並列
レジスタ・コードまたはラッチ９４１からのコードのい
ずれかを選択する。もしこれらの制御コードがクロスリ
ンク９０′に転送されるべきであれば、ドライバ９４６
が起動される。クロスリンク９０′からのコード（およ
び従ってメモリ制御装置７０′からの制御コード）は受
信機９４７いよってバッファされ、ラッチ９４８に記憶
され、人力としてマルチプレクサＣ８ＭＵＸＤ９４５に
加えられる。
マルチプレクサＣ３ＭＵＸＤ９４５は、またラッチ９４
３の内容を記憶しているラッチ９４４の出力を人力とし
て受は取る。
マルチプレクサ９４５は、モジュール相互接続部１３０
からのコードまたはクロスリンク９０′からのコードの
いずれかを選択し、これらの信号を人力としてマルチプ
レクサＣ８ＭＵＸＥ９４９に加える。マルチプレクサ９
４９は、またデコード・ロジック９７０からのコード（
再同期の期間中に発生するバルク・メモリの転送のため
に）、直列クロスリンク・レジスタ９２０からのコード
、または所定のエラーコードＥＲＲを入力として受は取
る。マルチプレクサ９４９は、次に適当に制限されてこ
れらの入力の幾つかを選択してラッチ９５０に記憶する
。もしこれらのコードがメモリ制御装置７０に送られる
べきであれば、次にドライバ９５１が起動される。
マルチプレクサ９４９に対する入力であるエラー・コー
ドＥＲＲの目的は、レールの１つのエラーによって、レ
ールとしての同じゾーン内のＣＰＵが異なった情報を処
理しないことを保証することである。もしこのようなこ
とが発生すれば、ＣＰＵモジュール３０は故障を検出し
、これによってトラスチックだが恐らく必要のないアク
ションが発生する。このことを回避するため、クロスリ
ンク９０１；！ＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６
０を有し、このゲートによってマルチプレクサ９４５と
９４５ｍの出力が比較される。もしこれらの出力が異な
っていれば、ゲート９６０によってマルチプレクサ９４
９はＥＲＲコードを選択する。
ＥＸＣＬＵＳＩＶＥ　　ＯＲゲート９６０ｍは、同様に
マルチプレクサ９４９ｍにまたＥＲＲコードを選択させ
る。このコードは、エラーが発生しているがＣＰＵモジ
ュールにエラーの発生することは回避されていることを
メモリ制御装置７０と７５に示す。メモリ・モジュール
６０に対するシングル・レール・インターフェースはデ
ータとアドレスに対して同じ結果を達成する。
第１２図に示すデータとアドレスの流れは第１１図の制
御信号の流れと同じである。モジュール相互接続部１３
０からのデータとアドレスは、ラッチ９７２に記憶され
、次に入力としてマルチプレクサＭＵＸＢ９７４に入力
として加えられる。
並列レジスタ９１０からのデータによって別の入力がマ
ルチプレクサ９７４に加えられる。マルチプレクサ９７
４の出力は、マルチプレクサＭＵＸＣ９７６に対する入
力であり、このマルチプレクサＭＵＸＣ９７６は、また
もともとメモリ制御装置７０から送られてラッチ９６１
に記憶されているデータとアドレスを受は取る。マルチ
プレクサ９７６は、次にこれらの入力の１つを選択して
ラッチ７９８に記憶する。もしモジュール相互接続部１
３０から入力されたものであれ、メモリ制御装置７０か
ら入力されたものであれ、もしデータとアドレスがクロ
スリンク９０’に送られるべきであれば、ドライバ９８
４が起動される。
クロスリンク９０′から入力されたデータは受信装置９
８６によってバッファされラッチ９８８に記憶されるが
、このラッチ９８８によってまたマルチプレクサＭＵＸ
Ｄ９８２に対する人力が与えられる。マルチプレクサＭ
ＵＸＤ９８２の他方の入力はラッチ９８０の出力であり
、このラッチ９８８はラッチ９７８から入力されたデー
タとアドレスを有している。マルチプレクサ９８２は次
にその入力の１つを選択し、こらは次にラッチ９００に
記憶される。もしデータまたはアドレスがメモリ制御装
置７０に送られるべきであれば、ドライバ９２２が起動
される。シリアル・レジスタ９２０からのデータはドラ
イバ９４４を介してメモリ制御装置７０に送られる。
クロスリンク９０を通るデータ、特に第１１図および第
１２図の両方のエクソンレオール（ｘｏｎｒｅｏｌ）素
子を通るデータは、デコード・ロジック９７０、デコー
ド・ロジック９７１、デコードロジック９９６、および
デコード・ロジック９９８によって発生される幾つかの
信号によって制御される。
適当な入力ソースを選択するため、このロジックによっ
て、適当な入力ソースを選択するために、マルチプレク
サ９３５．９４２．９４５．９４９．９６６．９７４．
９７６、および９８２を制御する信号か与えられる。更
に、このデコード・ロジックは、またドライバ９４０．
９４６．９５１．９６９．９８４．９９２、および９９
４を制御する。
制御信号の大部分は、デコード・ロジック９９８によっ
て発生されるが、これらの一部はデコード−０シツク９
７０．９７１．９７０ｍ、９７１ｍ。
および９９６によって発生される。デコード・ロジック
９９８．９７０および９７０ｍは、データとコードがそ
れ自身のゾーンから受は取られるか他のゾーンから受は
取られるかを制御するのに必要なデータとコードをこの
ロジックが受は取ることを保証する位置に持続される。
デコード・ロジック９７１．９７１ｍおよび９６６の目
的は、ドライバ９３７．９３７ｍおよび９８４が適切な
状態にセットされることを保証することである。この「
初期デコード」によって、データ・アドレスとコードが
全てのケースで適切なりロスリンクに送られることを確
認する。このような初期デコード・ロジックがなければ
、クロスリンクは全てそれらのドライバが不能にされた
状態におかれる可能性がある。メモリ制御装置のドライ
バがまた不能にされれば、そのクロスリンクは決してア
ドレス、データおよび制御コードを受は取らず、そのク
ロスリンクに接続されているＩ１０モジュールの全てを
効率的に不能にする。
デコード・ロジック９７０．９７１．９７０ｍ、９７１
ｍ、および９９８によって発生されたドライバ制御信号
を説明する前に、これらのゾーン、従ってクロスリンク
９０と９５がとることのできる異なったモードを理解す
る必要がある。第１３図は、異なった状態ＡないしＦお
よび各モードに対応するこれらの状態を説明する表であ
る。
開始時およびその他の場合、両方のゾーンは状態Ａにあ
り、この状態Ａはこれら両方のゾーンに対するＯＦＦモ
ードとして知られる。このモードの場合、両方のゾーン
のコンピュータ・システムは独立して動作している。こ
れらのゾーンの１つの動作システムが他方のゾーンの１
．１０と通信を行う能力を要求し、その要求が受は入れ
られた後、これらのゾーンは状態ＢとＣとして示される
マスター／スレーブ・モードに入る。このようなモード
の場合、マスターであるゾーンは動作しているＣＰＵを
有し、そのゾーンおよび他方のゾーンのＩ１０モジュー
ルを制御する。
再同期を開始すると、コンピュータ・システムは状態Ｂ
またはＣのいずれかのマスター／スレーブモードを離脱
し、状態ＥおよびＦとして示される再同期スレーブ／再
同期マスター・モードに入る。これらのモードの場合、
マスター・ゾーンであったゾーンが他方のゾーンのＣＰ
Ｕをオン・ラインにする役割を果たす。もし再同期に失
敗すれば、これらのゾーンは前に再同期しようとしたの
と同じマスター／スレーブモードに戻る。
しかし、もし再同期が成功すれば、これらのゾーンは状
態りに入り、この状態りは完全デュプレックス・モード
である。このモードの場合、両方のモードはロックステ
ップ同期状態で共に動作する。動作は、ＣＰＭ／ＭＥＭ
の故障が発生する迄、このモードで継続され、この場合
、システムは２つのマスター・スレーブ・モードの１つ
に入る。
スレーブはそのプロセッサーがＣＰＭ／ＭＥＭ故障を経
験したゾーンである。
状態Ｄ、すなわち完全デュプレックス・モードで作動し
ている場合、最も顕著なのはクロック位相エラーである
が、ある種のエラーが発生すると、システムを２つの独
立した処理システムに分割する必要が生ずる。これによ
ってシステムは状態Ａに戻る。
第１１図および第１２図に示すデコード・ロジック９７
０，９７０ｍ１９７１．９７１ｍ、　９９８（まとめて
クロスリンク・制御ロジックと称する）は、クロスリン
ク・ドライバとマルチプレクサをどのようにして適切な
状態にセットするかを決定するため、第１Ｏ図に示す再
同期モード・ビット９１５とクロスリンク・モード・ビ
ット９１６にアクセスする、更に、このクロスリンク・
デコード・ロジックは、またデータ・トランザクション
の期間中にメモリ制御装置７０と７５から送られたアド
レスの一部を受は取って分析し、クロスリンク・マルチ
プレクサとドライバの状態をどのようにして設定するか
をクロスリンク・デコード・ロジック、に対して更に指
示すアドレス情報を取り出す。
マルチプレクサの状態を設定するのに必要な情報は、−
変異なったモードとトランザクションを理解すると、か
なりはっきりする。行うべき唯一の判断はデータのソー
スである。従って、クロスリンク９０と９５がスレーブ
・モードにある場合、マルチプレクサ９３５．９３５ｍ
、および９６６はゾーン１１からデータ・アドレスとコ
ードを選択する。もしクロスリンク９０と９５が完全に
デュプレックス・モードにあり、Ｉｌｏの命令のアドレ
スがゾーン１１のＩｌｏに接続された装置に対するもの
であり、影響を受けたマルチプレクサとのクロスリンク
がクロスオーバー・モードにあれば、これらのマルチプ
レクサはまた他方のゾーンからデータ、アドレスおよび
コードを選択する。
クロスオーバー・モードの場合、モジュール相互接続部
に送られるべきデータはチエツクのため他方のゾーンか
ら受は取られるべきである。好適な実施例の場合、モジ
ュール相互接続部１３０はゾーン１１のプライマリ・レ
ールからデータ、アドレスおよびコードを受は取り、モ
ジュール接続部は、ゾーン１１’のミラー・レールから
データ、アドレスおよびコードを受は取る。または、モ
ジュール相互接続部１３２はゾーン１１’のプライマリ
・レールからデータ、アドレスおよびコードを受は取る
ことができ、これによって、一方のゾーンのプライマリ
・レールを他方のゾーンのミラー・レールと比較するこ
とが可能になる。
マルチプレクサ９４５．９４５ｍ、９８２は、データの
ソースであるいずれかのゾーンからデータ、アドレスお
よびコードを受は入れるようにセットされる。このこと
は、全てのクロスリンクが完全にデュプレックス・モー
ドにあり、データ、アドレスおよびコードがＩ１０モジ
ュールから受は取られる場合と、クロスリンクが再同期
スレーブ・モードであり、データ、アドレスおよびコー
ドが他方のゾーンのメモリ制御装置から受は取られる場
合の両方について、真実である。
もしメモリ制御装置７０および７５からのアドレス情報
が、応答データとコードのソースがクロスリンク自身の
並列レジスタ９１０であることを示せば、マルチプレク
サ９４２．９４２ｍ、および９７４はこれらのレジスタ
からデータとコードを選択するようにセットされる。同
様に、もしメモリ制御装置７０および７５からのアドレ
ス情報が応答データのソースはクロスリンク自身のシリ
アル・レジスタ９２０であることを示せば、マルチプレ
クサ９４９と９４９ｍはデータとコードをこれらのレジ
スタから選択するようにセットされる。
もしこの情報がメモリ再同期動作期間中の制御コードで
あれば、マルチプレクサ９４９と９４９ｍはデコード・
ロジック９７０と９７０ｍからデータを選択するように
またセットされ、もしＥＸＣＬＵＳＩＶＥ　　ＯＲゲー
ト９６０と９６０ｍがクロスリンク９０と９５を介して
転送されたデータの間で比較のミスを識別すれば、ＥＲ
Ｒコードを選択するようにセットされる。この後者の場
合、マルチプレクサ９４９と９４９ｍの制御は、クロス
リンクロジックからではなくてＥＸＣＬＵＳ　ＩＶＥＯ
Ｒゲート９６０と９６０ｍから行われる。マルチプレク
サ９４９と９４９ｍは、クロスリンク・レジスタ９１０
が要求された場合には、これらのレジスタからコードを
また選択し、これらのコードが要求された場合には、マ
ルチプレクサ９４５と９４５ｍの出力をまた選択する。
マルチプレクサ９４５と９４５ｍは、それぞれマルチプ
レクサ９４２と９４２ｍからの出力かまたはそれぞれク
ロスリンク９０′と９５′からのＩ１０コードかのいず
れかを選択する。
マルチプレクサ９７６は、Ｉ１０モジュールとのトラン
ザクションの場合には、モジュール相互接続部１３９か
らデータとアドレスを選択するか、またはデータとアド
レスがＩｌｏに対してかまたはメモリの再同期の期間中
かのいずれかにクロスリンク９０′に送られるべきであ
る場合、メモリ制御装置９０からのデータとアドレスを
選択するかのいずれかである。
ドライバ９３７と９３７ｍは、クロスリンク９０と９５
がデュプレックス・モード、マスター・モードまたは再
同期マスター・モードにある場合、動作される。ドライ
バ９４０と９４０ｍは、ゾーン１１のＩ１０トランザク
ションの場合に動作される。ドライバ９４６と９４６ｍ
は、クロスリンク９０と９５がデュプレックス・モード
またはスレーブ・モードの場合に動作される。ドライバ
９５１と９５１ｍは常に動作されている。
ドライバ９６９はゾーン１１に対するＩ１０書き込み期
間中に動作される。ドライバ９８４は、クロスリンク９
０がデータとアドレスをゾーン１１’のＩｌｏに送って
いる場合、またはクロスリンク９０が再同期マスター・
モードにある場合に動作される。受信機９８６はクロス
リンク９０′からデータを受は取る。ドライバ９９２と
９９４は、データがメモリ制御装置７０に送られている
場合に動作される。ドライバ９９４は、シリアル・クロ
スリンク・レジスタ９１０の内容が読み出されている場
合に動作され、ドライバ９９２は全ての他の読み出し期
間中に動作される。
５、　発振器 両方の処理システム２０と２０′が各々同じ機能を完全
デユープレックス・モードで実行している場合、ＣＰＵ
モジュール３０と３０’が同じ速度で動作を実行するこ
とが避けられない、もしそうでなければ、処理時間の大
部分は、Ｉ’Ｏおよびインタープロセッサのエラーのチ
エツクのために処理システムの２０と２０′を再同期さ
せることに消費されてしまう。処理システム２０と２０
′の好適な実施例の場合、これらのシステムの基本的な
りロック信号は相互に同期されて位相ロックされている
。故障許容コンピュータ・システムｌＯは、処理システ
ム２０と２０′に対するクロック信号の周波数を制御し
、各処理システムに対するクロック信号の間の位相差を
最小にするために、タイミング・システムを有している
。
第１４図は、処理システム２０と２０′で実施される本
発明のタイミング・システムのブロック図を示す。この
タイミング・システムは、処理システム２０のＣＰＵモ
ジュール３０の発信器システム２００と処理システム２
０′のＣＰＵモジュール３０′の発振器システム２００
′によって構成される。発振器２００′の構成要素は発
振器２００の構成要素と同じであり、両方の発振器シス
テムの動作は同じである。従って、発振器システム２０
０と２００’の動作が異なっている場合を除いて、発振
器システム２００の構成要素と動作のみを説明する。
第１４図に示すように、発振器システム２００の大部分
、特にディジタル・ロジックはクロスリンク９５内部に
位置しているが、この位置は本発明にとって必要なもの
ではない。発振器システム２００は電圧制御水晶発振器
（ＶＣＸ）２０５を有し、これは好ましくは、６６．６
６Ｍｈｚの基本発振器信号を発生する。ＶＣＸＯ２０５
の周波数は入力の電圧レベルによって調整することがで
きる。
クロック分配チップ２１０は基本発振器信号を分周し、
全て同じ周波数を有する４つの一次クロックを発生する
ことが望ましい。プライマリＣＰＵ４０の場合、これら
のクロックはＰＣＬＫ　　ＬおよびＰＣＬＫ　　Ｈであ
り、これらは相互に論理が反転しているものである。ミ
ラーＣＰＵ５０の場合、クロック分配チップ２１０はク
ロック信号ＭＣＬＫ　　ＬとＭＣＬＫ　　Ｈを発生し、
これらはまた相互に論理が反転しているものである。第
１５図は、これらのクロック信号のタイミングと位相の
関係を示す。クロック信号ＰＣＬＫ　　Ｌ、ＰＣＬＫ　
　Ｈ，ＭＣＬＫ　　Ｍ、およびＭＣＬＫＨは約３３．３
３Ｍｈｚであることが望ましい。クロック・チップ２１
０は、また第１５図に示す１６．６６Ｍｈｚの位相ロッ
ク・ループ信号ＣＬＫＣＨをまた発生する。この位相ロ
ック・ループ信号は、この信号をバッファするクロック
・ロジック２２０に送られる。
クロック・ロジック・バッファ２２０は、同期に使用す
るため、ＣＬＫＣＨ信号を発振器２００′に送る。発振
器２００’のクロック・ロジック・バッファ２２０′は
、それ自身のバッファされた位相ロック・ループ信号Ｃ
ＬＫＣ’　　Ｈを発振器２００の位相検出器２３０に送
る。位相検出器２３０は、遅延素子２２５を介してクロ
ック・ロジック２２０から位相ロック・ループ信号ＣＬ
ＫＣＨをまた受は取る。遅延素子２２５は、クロック・
ロジック・バッファ２２０′からのケーブル・ラン（ｃ
ａｂｌｅ　ｒｕｎ）による遅延を概算する。
位相検出器２３０は、その入力位相ロック・ループ信号
を比較して２つの出力を発生する。これらの信号の１つ
は位相差異信号２３５であり、これはループ増幅器２４
０を介してＶＣＸＯ２０５の電圧入力に送られる。位相
差異信号２３５によって、増幅器２４０は信号を発生し
、この位相差異を補償するためにＶＣＸＯ２０５の周波
数を変換する。
位相検出器２３０の他方の出力は、位相エラー信号２３
６であり、これは可能性のある同期の故障を示す。
第１６図は、位相検出器２３０の詳細図である。
位相検出器２３０は位相比較器２３２と電圧比較器２３
４を有する。位相比較器２３２は、遅延素子２２５から
クロック信号（ＣＬＫＣＨ）を受は取ると共に検出器２
００′から位相ロック・ループ・クロック信号（ＣＬＫ
Ｃ’　　Ｈ）を受は取り、これらの信号の位相差を表す
電圧差として位相差信号２３５を発生する。
もしクロックを同期させる目的のために処理システム２
０が「スレーブ」であれば、スイッチ２４５はｒｓＬＡ
ＶＥＪ　（７）位置（すなわち閉）にあり、電圧水準２
３５は、ループ増幅器２４０によって増幅された後、Ｖ
ＣＸＯ２０５の周波数を制御する。もし両方のスイッチ
２４５と２４５′が「マスター」の位置にあれば、処理
システム２０と２０′は位相ロックされず、非同期の状
態で（独立して）動作する。
位相差信号２３５の電圧水準は、また電圧比較器２３４
に対する入力であり、これらの位相差は位相の進みと遅
れの許容範囲を表す電圧Ｖ　＋　ｅ□およびＶ　ｒ　ａ
　ｌ　２である。もしこの位相差が許容範囲であれば、
ＰＨＡＳＥ　　ＥＲＲＯＲ信号は活性化されない。もし
この位相差が許容範囲以外であれば、ＰＨＡＳＥ　　Ｅ
ＲＲＯＲ信号２３６は活性化され、クロック・デコーダ
２２０を介してクロスリンク９５に送られる。
６、　　Ｉ１０モジュール 第１７図はＩ１０モジュール１００の好適な実施例を示
す。このＩ１０モジュール１００の動作の原理は、他の
Ｉ１０モジュールにも同様に適応することができる。
第１８図はファイヤウオール（ｆｉｒｅｗａｌｌ）　１
０００の好適な実施例の構成要素を示す。ファイヤウオ
ール１０００は、第１７図に示すモジュール相互接続部
１３０に対する１６ビツトのバス・インターフェース１
８１０とバス１０２ｏに接続するための３２ビツトのバ
ス・インターフェース１８２０を有する。インターフェ
ース１８１０と１８２０は内部ファイヤウオール・バス
１８１５によって接続され、このファイヤウオール・バ
ス１８１５はまたファイヤウオール１０００の他の構成
要素とも相互に接続される。バス１８１５は１６または
３５ビツト幅の並列バスであることが望ましい。
Ｉ１０モジュール１００はデュアル・レール・モジュー
ル相互接続部１３０と１３２によってＣＰＵモジュール
３０に接続される。モジュール相互接続部の各々は、そ
れぞれファイヤウオールｔｏｏｏと１０１０に接続され
る。通常はファイヤウオール１０００であるが必ずしも
これではない一方のファイヤウオールは、モジュール相
互接続部１３０からバス１０２０にデータを書き込む。
この場合にはファイヤウオール１０１０である他方のフ
ァイヤウオールは、第１８図に示すファイヤウオール比
較回路１８４０を使用して、そのデータをモジュール相
互接続部１３２から受は取った自分自身のコピーとチエ
ツクする。このチエツクは有効であるが、その理由は、
ＣＰＵモジュール３０と３０′からＩ１０モジュールに
対して書き込まれたデータを実質的に同時にファイヤウ
オール１０００と１０１０で入手可能にしているこれら
のＣＰＵモジュール３０と３０’がロックステップ同期
の状態にあるからである。
ファイヤウオール比較回路１８４０は、ＣＰＵモジュー
ル３０と３０′から受取ったデータのみをチエツクする
だけである。Ｉ１０装置からＣＰＵモジュール３０と３
０’送られたデータは、共通の供給元を有し、従ってチ
エツクを必要としない。
その代わり、Ｉ１０装置から受取られＣＰＵモジュール
３０と３０’に送られるデータは、ＥＤＣ／ＣＲＣ発生
装置１８５０によって実行される周期的冗長性チエツク
（ＣＲＣ）コードのようなエラー検出コード（ＥＤＣ）
によってチエツクされる。ＥＤＣ／ＣＲＣ発生装置１８
５０は、また内部ファイヤウオール・バス１８１５に接
続される。
ＥＤＣ／ＣＲＣ発生装置１８５０は、Ｉ１０装置によっ
て使用されるのと同じＥＤＣ／ＣＲＣコードを発生して
チエツクを行う。Ｉ１０モジュール１００は２つのＥＤ
Ｃを発生することが望ましい。一方のＥＤＣはまたＥＤ
Ｃ／ＣＲＣでもよく、これはモジュール１００が接続さ
れているアサ−ネット（Ｅｔｈｅｒｎｅｔ）パケット・
ネットワークのようなネットワークに対するインターフ
ェースに使用される（第１７図の構成要素１０８に参照
）。
他方のＥＤＣは第１７図のディスク・インターフェース
１０７２のようなディスク・インターフェースに使用さ
れる。
ＣＰＵモジュール３０とＩ１０モジュール１００との間
でＥ　Ｄ　Ｃ／ＣＲＣを適応することは必要でないが、
その理由は、モジュールゆ相互接続部が２重になってい
るからである。例えばＣＰＵモジュール３０の場合、ク
ロスリンク９０はモジュール相互接続部３０を介してフ
ァイヤウオール１０００と通信を行い、クロスリンク９
５はモジュール相互接続部１３２を介してファイヤウオ
ール１０００と通信を行う。
アサ−ネット・ネットワーク１０８２から受は取られた
メツセージは、第１７図に示すネットワーク制御装置１
０８０によってＥＤＣ／ＣＲＣの有効性をチエツクされ
る。Ｅ　Ｄ　Ｃ／ＣＲＣが完全であるデータは、これも
また第１７図に示すローカルＲＡＭ１０６０に書き込ま
れる。ローカルＲＡＭＩ　０６０内の全てのデータは、
ＤＭＡを使用してメモリ・モジュール６０に転送される
。
ＤＭＡ制御装置１８９０は転送の調整を行い、ＥＤＣ／
ＣＲＣ発生装置に転送中のＥ　Ｄ　Ｃ／ＣＲＣによって
符号化されたデータの有効性をチエツクさせる。
Ｉ１０装置との大部分のデータの転送はＤＭＡによって
行われる。データはメイン・メモリとＩ１０バッファ・
メモリとの間を移動する。データがメイン・メモリから
Ｉ１０バッファメモリに移動する場合、ＥＤＣ／ＣＲＣ
を付加してもよい。
データがＩ１０バッファメモリからメイン・メモリに移
動する場合、ＥＤＣ／ＣＲＣはチエツクを受けてメイン
・メモリに移動してもよく、または取り除かれてもよい
。データがＩ１０バッファメモリからディスクまたはア
サ−ネット・アダプタのような外部装置を介して移動さ
れる場合、ＥＤＣ／ＣＲＣは局部的または離れた位置に
ある受信ノードでチエツクされてもよく、またはその両
方でチエツクされてもよい。メモリ・データ・パケット
は遠くの位置にあるノードまたはＩ１０モジュールのロ
ーカル・インターフェースによって発生されたそれらの
ＥＤＣ／ＣＲＣを有してもよい。
この動作によって、Ｉ１０モジュール１００のようなシ
ングル・レール・システムに存在する、またはこれを介
して転送中のデータがエラー検出コードによってカバー
されることが保証され、このエラー検出コードはこのデ
ータが最終的に通過する通信メディアと少なくとも同じ
くらい信頼性のあることが望ましい。例えば、同期プロ
トコールを処理するような異なったＩ１０モジュールは
、適当なプロトコールのＥＤＣ／ＣＲＣコードを発生し
てチエツクするＥＤＣ／ＣＲＣ発生装置を有することが
望ましい。
一般的に、ＤＭＡ制御装置１８９０はアドレスされてい
る共有のメモリ制御装置１０５とローカルＲＡＭ１０６
０に特有のＤＭＡの動作の部分を取扱う。３２ビツト・
バス１０２０は２つの異なったモードで駆動される。Ｄ
ＭＡのセットアツプの期間中、ＤＭＡ制御装置１８９０
は標準非同期マイクロプロセッサ・バスとしてバス１０
２０を使用する。ＤＭＡの動作が発生するローカルＲＡ
Ｍ１０６０のアドレスは共有のメモリ制御装置１０５０
とＤＭＡ制御装置１８９０に供給される。実際のＤＭＡ
の転送の期間中、ＤＭＡ制御装置（８９０はＤＭＡ制御
線１８９５に非同期の状態でバス１０２０を駆動させる
。共有のメモリ制御装置１０５０はバス・サイクル毎に
３２ビツトのデータ・ワードをバス１０２０に転送し、
ＤＭＡ制御装置１０９０はどれくらいの数のワードの転
送が残っているかについての情報を得る。共有のメモリ
制御装置１０５０は、またローカルＲＡＭ１０６０を制
御して次のＤＭＡアドレスを発生する。
Ｉ１０モジュール（１００，１１０，１２０）はそれら
自身のローカルＲＡＭ１０６０に対する読み出し／書込
み動作を制御する責任を負う。
ＣＰＵモジュール３０はメモリ・アレイ６０との転送動
作を制御する責任を負う。メモリ制御装置７０と７５の
ＤＭＡエンジン８００（第８図に示す）は、ＣＰＵモジ
ュール３０に対するＤＭＡの動作を管理する。このよう
な作業の分割によって、いずれかのモジュールのＤＭＡ
ロジックの故障がゾーン１１または１１’のいずれかの
他のモジュールのデータの健在性を低下させることを防
止する。
トレースＲＡＭ１８７２はトレースＲＡＭ制御装置１８
７０の機能を以下で詳細に説明する。簡単に言えば、故
障が検出され、ＣＰＵ４０．４０’５０および５０′と
ＣＰＵモジュール３０および３０′がそのことを通知さ
れると、コンピュータ・システム１０全体の種々のトレ
ースＲＡＭが以下で説明するある種の機能を実行する。
トレースＲＡＭとの通信はトレース・バス１０９５で行
われる。トレースＲＡＭ制御装置１８７０は、トレース
・バス１０９５からの信号に応答して、トレースＲＡＭ
１８７２に記憶を停止させるかその内容をソレース・バ
ス１０９５放出させる。
３２ビツトの並列バスであることが望ましいＩ１０モジ
ュール・バス１０２０は、ファイヤウオール１０００お
よび１０１０に接続されると共にＩ１０モジュール１０
０の他の構成要素にも接続される。共有のメモリ制御装
置１０５０は、Ｉ１０モジュールｌＯＯのＩ１０モジュ
ール・バス１０２０にもまた接続される。共有のメモリ
制御装置１０５０は共有のメモリ・バス１０６５によっ
てローカル・メモリ１０６０に接続され、この共有のメ
モリ・バス１０６５は３２ビツトのデータを搬送するこ
とが望ましい。ローカル・メモリ１０６０は２５６キロ
バイトのメモリを有するＲＡＭであることが望ましいが
、このＲＡＭ１０６０は任意のサイズでよい。共有のメ
モリ制御装置１０５０とローカルＲＡＭＩ　Ｏ６０によ
って、Ｉ１０モジュール１００に対する記憶能力が与え
られる。
ディスク制御装置１０７０によって、第１図のディスク
１０７５および１０７５’のようなディスクに対して標
準のインターフェースが設けられる。ディスク制御装置
１０７０は、ローカルＲＡＭ１０６０に使用するためま
たはＩ１０モジュール・バス１０２０との通信を行うた
めに共有のメモリ制御装置１０５０にまた接続される。
ネットワーク制御装置１０８０はネットワーク・インタ
ーフェース１０８２によってＥＴＨＥＲＮＥＴネットワ
ークのような標準ネットワークに対してインターフェー
スを与える。ネットワーク制御装置１０８０は、ローカ
ルＲＡＭ１０６０とＩ１０モジュール・バス１０２０の
両方に対してインターフェースとして機能する共有のメ
モリ制御装置１０５０にまた接続される。しかし、Ｉ１
０モジュール・バス１０２０の特定の組織または構造に
ついては何等の要求も存在しない。
ＰＣＩＭ（電源および冷却用インターフェース・モジュ
ール）サポート・エレメント１０３０は、Ｉ１０モジュ
ール・バス１０２０に接続されると共にＡＳＣＩＩイン
ターフェース１０３に接続される。ＰＣＩＭサポート・
エレメント１０３０によって、処理システム２０は電源
システムの状態（すなわちバッテリ・レギュレータ等）
と冷却システム（すなわちファン）を監視してこれらの
適切な動作を保証することが可能になる。ＰＣＩＭサポ
ート・エレメント１０３０は、バッテリの電圧が許容で
きない程度に低い等のある種の故障または潜在的な故障
の徴候が存在する場合のみ、メツセージを受は取ること
が望ましい。全ての電源および冷却サブシステムを周期
的に監視するために、ＣＰ　ＩＭサポート・エレメント
１０３０を使用することもまた可能である。または、Ｐ
ＣＩＭサポート・エレメント１０３０は、直接ファイヤ
ウオール１０００と１０１Ｏに接続されてもよい。
診断マイクロプロセッサ１１００が、またＩ１０モジュ
ール・バス１０２０に接続される。−船釣に、診断マイ
クロプロセッサ１１００は、故障が検出された場合、ト
レースＲＡＭＩ　８７２のようなトレースＲＡＭからエ
ラー・チエツク情報を集めるために使用される。このデ
ータは、それぞれファイヤウオール１０００と１０１０
を介してトレース・バス１０９５と１０９６に集められ
ると共にモジュール・バス１０２０を介してマイクロプ
ロセッサ１１００に集められる。
Ｄ、インタープロセッサとインターモジュールの通信 １、　データ経路 コンピュータ・システムＩＯの構成要素は、それら自身
によって故障許容システムを構成するものではない。正
常な動作の期間中および故障の検出と修正の動作の期間
中に通信を可能にする通信経路とプロトコールが必要で
ある。このような通信号に対するキーは、クロスリンク
経路２５である。クロスリンク経路２５は、並列リンク
、直列リンク、および既に説明したクロック信号にょう
て構成される。これらは１９図に示される。並列リンク
は、２組の同じデータおよびアドレス線、制御線、割り
込み線、符号化エラー線、および１本のソフト・リセッ
ト・リクエスト線を有する。
データおよびアドレス線と制御線は、モジュール相互接
続部１３０と１３２（または１３０′と１３２′）また
はメモリ・モジュール６０（６０’からＣＰＵモジュー
ルの間で交換される情報を有している。
割り込み線は、Ｉ１０サブシステム（モジュール１００
．１１０．１２０．１００’　　１１０’および１２０
’）で使用可能な割り込み水準の各々に対し１本の線を
有することが望ましい。これらの線はクロスリンク９０
．９５．９０′、および９５′によって共有される。
符号化エラー線は、両方のゾーンに対するコンソールｒ
ＨＡＬＴ」要求を同期させる複数のコードを有すること
が望ましく、これらの複数のコードの１つは両方のゾー
ンに対してＣＰＵエラーを同期させるコード、１つは他
方のゾーンに対して） ＣＰＵ／メモリの故障の発生を示すコード、１つは両方
のゾーンに対してＤＭＡエラーを同期させるコード、お
よび１つはクロック位相エラーを示すコードである。各
ゾーン１１または１１’からのエラー線は、ゾーン１１
に対するＯＲゲート１９９０またはゾーン１１’に対す
るＯＲゲート１９９０’のようなＯＲゲートに対する入
力である。各ＯＲゲート２の出力によって、他方のゾー
ンのクロスリンクに対する入力が与えられる。
欠陥許容処理システムＩＯは、過渡的な故障に関係なく
デュアル・レール・システムとして動作を継続するよう
に設計されている。Ｉ１０サブシステム（モジュール１
００．１１０．１２０．１００’　　　１１０’　　　
１２０’）は、また過渡的なエラーまたは故障を経験し
ても動作を継続することができる。好適な実施例の場合
、ファイヤウオール比較回路１８４０の検出したエラー
によって、同期化されたエラー・レポートがＣＰＵの管
理する動作に関して経路２５を介して行われる。
ＣＰＵ３０と３０′のハードウェアは経路２５を介して
同期化されたソフト・リセットを行い、故障のある動作
をもう一度行う。ＤＭＡの管理する動作の場合、同じエ
ラーの検出によって、同期割り込みが経路２３５を介し
て行われ、ＣＰＵ４０．５０．４０′、および５０′の
ソフトウェアはＤＭＡの動作を再び開始する。
ある種の過渡的なエラーは、動作を完全デュプレックス
の同期形態で継続するように直ちに修復されるものでは
ない、例えば、メモリ・モジュール６０に制御エラーが
発生すると、その結果メモリ・モジュール６０に未知の
データが生じる。この場合、ＣＰＵとメモリ・エレメン
トは最早フェール・セーフ・システムの一部として信頼
性のある機能は果たすことはできず、従ってこれらを取
り外さなければならない。メモリ・アレー６０はそこで
、ＣＰＵとメモリ・エレメントが再びメモリに取り付け
られる前に、メモリの再同期を行わなければならない。
経路２５の符号化エラー線のＣＰＵメモリ故障コードは
、ＣＰＵ３０のＣＰＵとメモリ・エレメントが故障して
いることをＣＰＵ３０′に知らせる。
サイクル・タイプ、エラー・タイプおよび準備完了状態
の組み合わせを示す制御線によって、ＣＰＵモジュール
（３０および３０′）とＩ１０モジュールとの間にハン
ドシェーキングが行われる。上で説明したように、実行
されているバス動作のタイプがサイクル・タイプによっ
て決められる。すなわち、これらは、ＣＰＵ　　Ｉｌｏ
の読み出し、ＤＭＡの転送、ＤＭＡのセットアツプまた
は割り込みベクトルの要求である。エラー・タイプによ
ってファイヤウオールの比較ミスまたはＣＲＣのエラー
が決められる。「準備完了」のメツセージはＣＰＵとＩ
１０モジュールとの間に送られて要求された動作の完了
を示す。
シリアル・クロスリンクは状態読み出しのためのシリア
ル・データの転送、ループバック、およびデータの転送
を行うために２本の線を２組有している。
交換されるクロック信号は、位相ロック・クロック信号
ＣＬＫＣＨとＣＬＣＫ’　　Ｈ（遅延した）。である。
第２０Ａ図乃至第２０Ｄ図は、異なった動作期間中にデ
ータが通過するＣＰＵモジュール３０および３０′とＩ
１０モジュール１００および１００’の構成要素のブロ
ックを示す。これらの構成要素の各々は前に説明したも
のである。
第２０Ａ図は、共有のメモリ制御装置１０５０（１０５
０’）からのレジスタ・データのＣＰＵのＩ１０レジス
タによる読み出し動作のようなＩ１０モジュール１００
からのデータの一般的なＣＰＵ　　Ｉｌｏによるデータ
読み出し動作のためのデータ経路を示す。このような動
作はローカル・データの読み出しと呼び、これをローカ
ル・メモリ１０６０からのＤＭＡによるデータの読み出
しと区別し、このローカル・メモリ１０６０は通常内部
装置の制御装置からのデータを有している。
ローカル・データは共有のメモリ制御装置１０５０（１
０５０’）を介して転送されるようにローカルＲＡＭ１
０６０　（１０６０’）に記憶されているものと仮定す
る。経路が１つの場合、データはファイアウオール１０
００、モジュール相互接続部１３０を介してクロスリン
ク９０に流れる。第１２図から分かるように、クロスリ
ンク９０はファイアウオール　１０００からメモリ制御
装置９０に流れるデータを遅延させ、その結果、クロス
リンク９０′に対するデータは、データがメモリ制御装
置７０に加えられるのと同時に、このメモリ制御装置７
０に加えられ、従って、処理システム２０と２０’が同
期状態のままであることが可能になる。このデータは、
次に内部バス４６と４０′によってメモリ制御装置７０
および７０′からＣＰＵ４０および４０’に進む。
同じ経路を使用してＣＰＵ５０と５０′にデータを読み
込む。共有のメモリ制御装置１０５０からのデータはフ
ァイヤウオール１０１０を介してクロスリンク９５に進
む。この時、データはクロスリンク９５′と遅延装置を
介してクロスリンク９５の内部の両方に流れる。
ＣＰＵｌ０読み出し動作は、また共有のメモリ制御装置
１０５０’とＩ１０装置１００′のローカルＲＡＭを介
して処理システム２０′のＩ１０処置から受は取られた
データに対してもまた実行されることができる。
Ｉ１０モジュール１００．１１０、および１２０は同じ
ものであり、それぞれＩ１０モジュール１００’　　　
１１０’　　　１２０’に対応するが、対応するＩ１０
モジュールはロックステップ同期状態にはない。ＣＰＵ
　　Ｉ１０読み出しのためメモリ制御装置１０５０’と
ローカルＲＡＭＩ　０６０’行う使用して、データは先
ずクロスリンク９０’と９５′に進む。残りのデータ経
路はメモリ制御装置１ｏｓｏからの経路と同じである。
データはクロスリンク９０′と９５′からメモリ制御装
置７０′と７５′を経由して最終的にそれぞれＣＰＯ４
０′と５０′に進む。同時に、データはそれぞれクロス
リンク９０と９５を横切って進み、次に遅延エレメント
を経由しないでそれぞれＣＰＵ４０と５０に進み続ける
。
第２０Ｂ図は、ローカル・データのＣＰ、Ｕ　　Ｉｌｏ
書き込み動作を示す。このようなローカル・データはＣ
ＰＵ４０．５０．４０′および５０’からＩ１０モジュ
ール１００のようなＩ１０モジュールに転送される。こ
のような動作の１つの例は、共有のメモリ制御装置１０
５０におけるレジスタＡに対する書き込みである。ＣＰ
Ｕ４０によって転送されるデータは同じ経路に沿って進
むが、その方向はＣＰＵ　　Ｉｌｏの読み出し期間中の
データの方向と逆の方向である。特に、このようなデー
タはバス４６、メモリ制御装置７０、種々のラッチ（同
期を行うため）、ファイヤウオール１０００、およびメ
モリ制御装置１０５０を通過する。ＣＰＵ５０’からの
データは、またＣＰＵｌ１０の読み出しの経路を逆の方
向に流れる。特に、このようなデータは、バス５６′、
メモリ制御装置７５′クロスリンク９５′クロスリンク
９５を経由しくファイヤウオール１０１０に行く。
上で述べたように、ファイヤウオール１０００と１０１
０はＩｌｏの書き込み動作の期間中にデータをチエツク
して記憶する前にエラーを調べる。
書き込みが他方のゾーンのＩ１０モジュールに対して行
われる場合、同じ動作が行われる。しかし、ＣＰＵ５０
と４０′からのデータがＣＰＵ５０′と４０からのデー
タの代わりに使用される。
ＣＰＵ５０と４０′からのデータは対称の経路を介して
共有のメモリ制御装置１ｏｓｏ’に転送される。ＣＰＵ
５０と４０′からのデータはファイヤウオール１０００
’と１０１０’によって比較される。Ｉｌｏ書き込みデ
ータに対してサービスを行うために異なったＣＰＵの対
が使用される理由は、完全デュプレックス・システムで
正常に使用している期間中に全てのデータ経路をチエツ
クするためである。各ゾーンに対するインターレール・
チエツクはメモリ制御装置７０，７５．７０′および７
５′で前に実行された。
第２０Ｃ図は、ＤＭＡ読取り動作に対するデータ経路を
示す。メモリ・アレイ６００からのデータは、同時にメ
モリ制御装置７０と７５に入り、次いでクロスリンク９
０と９５に入る。クロスリンク９０はファイヤウオール
１０００に転送されたデータを遅延させ、その結果、ク
ロスリンク９０と９５′からのデータは実質的に同じ時
間にファイヤウオール１０００と１０１０に到着する。
ＣＰＵ　　Ｉ１０書き込み動作と同様に、種々のクロス
リンクに対するデータの４つのデータ／コピーが存在す
る。ファイヤウオールでは２つのコピーのみが受は取ら
れる。ゾーン１１に対する読み出しを実行する場合には
、異なった対のデータが使用される。ＤＭＡの書き込み
動作に対するデータ経路は第２０Ｄ図に示され、これら
はＣＰＵ１１０の読み出しに対するデータと同じである
。
特に、共有のメモリ制御装置１０５０’からのデータは
、ファイアウオール１ＯＯＯ′、クロスリンク９０′　
（遅延を伴う）、メモリ制御装置７０′を経由してメモ
リ・アレイ６００′に進む。同時に、このデータは、フ
ァイヤウオール１０１０’クロスリンク９５′　（遅延
を伴う）およびメモリ制御装置７５′を通過し、この時
これはインターレール・エラー・チエツクの期間中にメ
モリ制御装置７０′からのデータと比較される。ＣＰＵ
ｌ１０の読み出しの場合のように、ＤＭＡ書き込み動作
中のデータは、共有のメモリ制御装置１０５０を介して
交互に同じ動作に入ってもよい。
クロスリンク９０′からのデータは、またクロスリンク
９０とメモ−り制御装置７０を通過してメモリ・アレイ
６００に行く。クロスリンク９５′からのデータは、ク
ロスリンク９５とメモリ制御装置７５を通過し、この時
これは同時に行われるインターレール・チエツクの期間
中にメモリ制御装置７０′からのデータと比較される。
第２０Ｅ図は、メモリ再同期（ｒｅｓｙｎｃ）動作のた
めのデータ経路を示す。この動作の場合、メモリ・アレ
イ６０と６０′の両方の内容は、相互に同じように設定
されなければならない。メモリの再同期の場合、メモリ
・アレイ６００′からのデータは、ＤＭＡに制御されて
メモリ制御装置７０′と７５′を通過し、次にそれぞれ
クロスリンク９０′と９５′を通過する。このデータは
、次にメモリ６００アレイに記憶される前に、それぞれ
メモリ制御装置７０と７５に入る。
２、　リセット システム１０に関する上記の議論は、リセットに関する
多くの異なった必要性を考慮して行われた。議論しなか
ったある種の場合には、リセットは、電源が最初にシス
テム１０に印加される場合等の標準的な機能のために行
われる。多くのシステムは１つのリセットを有し、この
リセットは常にプロセッサをある所定の状態または最初
の状態にセットし、従ってプロセッサの命令の流れを中
断する。しかし、大部分の他のシステムと異なって、シ
ステム１０のリセットは、もし絶対的に必要でなければ
、ＣＰＵ４０．４０’、５０および５０’による命令の
実行の流れに影響を及ぼさない。更に、システムＩＯの
リセットは、正常な動作を回復するためにリセットされ
る必要のある部分のみに影響を及ぼす。
システムＩＯのリセットの他の特徴は、これらのリセッ
トの抑制である。故障許容システムの最も重要な考慮す
べき事項の１つは、もしある機能が故障しても、その機
能はシステムの動作を停止してはならないことである。
この理由のため、システムのいかなる１つのリセットも
、ゾーン１１と１１’が直接に協力しないなら、ゾーン
１１とｌビの両方の構成要素を制御することはできない
。従って、完全デュプレックス・モードで動作している
の場合、ゾーン１１内の全てのリセットはゾーン１１’
内のリセットとは独立している。
しかし、システム１０がマスター／スレーブ・モードに
ある場合、スレーブゾーンはマスターゾーンのリセット
を使用する。更に、システムｌＯ内のいかなるリセット
もメモリ・チップの内容に影響を及ぼさない。従って、
キャッシュ・メモリ４２及び５２、スクラッチ・パッド
・メモリ４５および５５またはメモリ・モジュール６０
のいずれもリセットによっていかなるデータも失うこと
はない。
システム１２は３つのクラスのリセット、すなわち、　
「クロック・リセット」　「ハード・リセットＪ、およ
び「ソフト・リセット」があることが望ましい。クロッ
ク・リセットはゾーン内の全てのクロック位相発生器を
再編成する。ゾーン１１内のクロック・リッセトはまた
ＣＰＵ４０と５０、およびメモリ・モジュール６０をイ
ニシアライズする。クロック・リセットは、これらのモ
ジュールのクロック位相発生器を再編成する以外にモジ
ュール相互接続部１３０と１３２に影響を及ぼさない。
システム１０がマスター／スレーブモードにある場合で
さえ、スレーブ・ゾーンでクロック・リセットを行って
も、これはマスターゾーンのモジュール相互接続部から
スレーブ・ゾーンのモジュール相互接続部に対するデー
タの転送を妨げない。しかし、ゾーン１１’でクロック
・リセットを行うと、ゾーンエビ内の対応する構成要素
がイニシアライズされる。
一般的に、ハード・リセットを行うと、全ての状態デバ
イスとレジスタはある所定の状態または最初の状態に戻
る。ソフト・リセットを行うと、状態エンジンと一時的
に記憶を行うレジスタのみがそれらの所定の状態または
最初の状態に戻るだけである。１つのモジュール内の状
態エンジンはそのモジュールの状態を決める回路である
。エラー情報と構成データを有するレジスタはソフト・
リセットによって影響を与えられない。更に、システム
１０は、処理を継続するために、再びイニシアライズさ
れる必要のある構成要素のみをリセットするために同時
にハード・リセットとソフト・リセットの両方を選択的
に行う。
ハード・リセットはシステムＩＯをクリアし、従来のシ
ステムと同様に、システム１０を既知の構成に戻す。ハ
ード・リセットは、ゾーンが同期されるべき場合または
Ｉ１０モジュールをイニシアライズまたは不能にするべ
き場合に、電源を印加した後、使用される。システムｌ
Ｏの場合、４つのハード・リセット、すなわち、「パワ
ーアップ・リセット」、　ｒＣＰＵハード・リセット」
、「モジュール・リセット」、及び「デバイス・リセッ
ト」があることが望ましい。ハード・リセットは更にロ
ーカル・ハード・リセットとシステム・ハード・リセッ
トに分けることができる。ローカル・ハード・リセット
は、ＣＰＵがスレーブ・モードにある場合に応答するロ
ジックのみにに影響を及ぼす。システム・ハード・リセ
ットは、クロスリンク・ケーブル２５とモジュール相互
接続部１３０及び１３２に接続されているロジックのみ
に限定される。
パワーアップ・リセットは、電源が印加された直後に、
ゾーン１１と１１’をイニシアライズするために使用さ
れる。パワーアップ・リセットによって、ゾーンの全て
の部分に対して強制的にリセットが行われる。パワーア
ップ・リセットはシステム１１のゾーンの間では決して
接続されないが、その理由は、各ゾーンがそれ自身の電
源を有し、従って異なった長さの「電源投入」イベント
を経験するからである。パワーアップ・リセットは全て
のハード・リセットとクロック・リセットをゾーン１１
または１１’に行うことによって実行される。
ＣＰＵハード・リセットは、ＣＰＵモジュールを既知の
状態に戻すため診断目的に使用される。
ＣＰＵハード・リセットは影響の与えられたゾーン内に
あるＣＰＵ、メモリ制御装置、およびメモリ・モジュー
ル、状態レジスタの全ての情報をクリアする。キャッシ
ュ・メモリとメモリ・モジュールは不能にされるが、ス
クラッチ・パッドＲＡＭ４５および５５の内容とメモリ
・モジュール６０の内容は変化されない。更に、パワー
アップ・リセットと違って、ＣＰＵハード・リセットは
クロスリンクのゾーン識別またはクロック・マスターシ
ップを変更しない。ＣＰＵハード・リセットは、ＣＰＵ
モジュールとクロック・リセットに加えることのできる
全てのローカル・ハード・リセットの合計である。
・モジュール・ハード・リセットは、ルートストラッピ
ングの期間中のような既知の状態にＩ１０モジュールを
セットするために使用され、また故障したＩ１０モジュ
ールをシステムから取り外すためにも使用される。Ｉ１
０モジュール・ハイド・リセットはモジュール上の全て
のものをクリアし、診断モードでファイヤウオールを離
れ、ドライバを不能にする。
デバイス・リセットは、Ｉ１０モジュールに接続された
Ｉ１０デバイスをリセットするために使用される。これ
らのリセットは装置に依存し、装置が接続されているＩ
１０モジュールによって与えられる。
他のクラスのリセットはソフト・リセットである。上で
説明したように、ソフト・リセットは、システム１０内
の状態エンジンと一時的レジスタをクリアするが、これ
らはクロスリンク内のモード・ビットのような構成情報
を変化させない。更に、ソフト・リセットは、またモジ
ュール内のエラー処理機構をクリアするが、これらはシ
ステム・エラー・レジスタ８９８およびシステム故障ア
ドレス・レジスタ８６５のようなエラー・レジスタを変
化させない。
ソフト・リセットには目標が定まっているので、その結
果、システムの必要な部分のみがリセットされる。例え
ば、モジ１ニール相互接続部１３０がリセットされる必
要があれば、ＣＰＵ４０はリセットされず、またＩ１０
モジュール１１０に接続されている装置もリセットされ
ない。
ソフト・リセットには３つのユニークな特徴がある。１
つは各ゾーンがそれ自身のリセットの発生に対して責任
を負っていることである。１つのゾーン内の故障エラー
またはリセット・ロジックは、従って故障の発生してい
ないゾーンでリセットを行うことを防止される。
第２の特徴は、ソフト・リセットが命令実行のシーケン
スを乱さないことである。ＣＰＵ４０．４０’　　５０
、および５０’はクロックとノ＼−ド・リセットの組み
合わせのみによってリセットされる。更に、メモリ制御
装置７０．７５．７０’および７５′はハード・リセッ
トに取り付けたＣＰＵ命令にサービスを行うのに必要な
それらの状態エンジンとレジスタを有している。従って
、ソフト・リセットはソフトウェアの実行にとって透明
である。
第３の特徴は、ソフト・リセットの範囲、すなわちソフ
ト・リセットによって影響を与えられるシステム１０内
の構成要素の数がシステムＩＯのモードと最初のリセッ
トに対する要求によって決まるということである。完全
デュプレックス・モードの場合、ＣＰＵモジュール３０
で開始されるソフト・リセットに対する要求によって、
ソフト・リセットがＣＰＵモジュールの全ての構成要素
およびモジュール相互接続部１３０と１３２に取り付け
られた全てのファイヤウオールｔｏｏｏと１０１０に対
して行われる。従って、モジュール相互接続部１３０と
１３２によってサービスを受ける全てのモジュールはそ
れらの状態エンジンと一時的レジスタのリセットを有し
ている。これによって、過渡的なエラーによって発生さ
れる全ての問題のシステム・パイプラインがクリアされ
る。
システムＩＯは、デュプレックス・モードにあるので、
ゾーンｌｌ′はゾーン１１の行っている全ての事柄を行
う。従って、ＣＰＵモジュール３０′は、ＣＰＵモジュ
ール３０と同時に、ソフト・リセットに対する要求を出
す。ゾーン１１’内のソフト・リセットは、ゾーン１１
内のソフト・リセットと同じ効果を有している。
しかし、システムＩＯがマスタ／スレーブ・モードにあ
りＣＰＵモジュール３０’がスレーブ・モードにある場
合、ＣＰＵモジュール３０で始まるソフト・リセットに
対する要求は、予期できるように、ＣＰＵモジュール３
０の全ての構成要素とモジュール相互接続部１３０と１
３２に取り付けられた全てのファイヤウオール１０００
と１０１０に対してソフト・リセットを出す。更に、ソ
フト・リセットに対する要求は、クロスリンク９０と９
０′、クロスリンク・ケーブル２５およびクロスリンク
９０′と９５′を介してＣＰＵモジュール３０′に出さ
れる。一部のモジュール相互接続部１３０と１３２はソ
フト・リセットを受は取る。
この同じ構成の場合、ＣＰＵモジュール３０′から開始
されるソフト・リセットに対する要求は、メモリ制御装
置７０′と７５′およびクロスリンク９０′と９５′に
一部のみリセットする。
ソフト・リセットは、ｒｃＰＵソフト・リセット」と「
システム・ソフト・リセット」を有する。
ＣＰＵソフト・リセットは、要求を最初に出したＣＰＵ
モジュールの状態エンジンに影響を及ぼすソフト・リセ
ットである。システム・ソフト・リセットは、モジュー
ル相互接続部とこれに直接取付けられた構成要素に対す
るソフト・リセットである。ＣＰＵモジュールは、常に
ＣＰＵソフト・リセットを要求することができる。シス
テム・ソフト・リセットは、ＣＰＵを要求するクロスリ
ンクがデュプレックス・モード・マスター／スレーブ・
モード、またはオフ・モードにある場合にのみ、要求す
ることができる。スレーブ・モードにあるクロスリンク
は、他方のゾーンからシステム・ソフト・リセットを与
えられ、それ自身のモジュール相互接続部に対してシス
テム・ソフト・シセットを発生する。
ＣＰＵソフト・リセットは、エラーの状態に続いていて
ＣＰＵのパイプラインをクリアする。
ＣＰＵパイプラインは、メモリ相互接続部８０と８２、
メモリ制御装置７５および７５内のラッチ（図示せず）
、ＤＭＡエンジン８００およびクロスリンク９０と９５
を有する。ＣＰＵソフト・リセットは、またＤＭＡまた
はＩｌｏのタイムアウトに続いて発生することもできる
。ＤＭＡまたはＩｌｏのタイムアウトは、Ｉ１０デバイ
スが特定の時間間隔内にＤＭＡまたはＩｌｏの要求に対
して応答しない場合に発生する。
第２１図は、ＣＰＵモジュール３０および３００′から
Ｉ１０モジュール１００．１．１０，１００’および１
１０′とメモリ・モジュール６０および６０′に対する
リセット線を示す。ＣＰＵモジュール３０は、何時電源
が印加されたかを示すＤＣＯＫ信号を受は取る。リセッ
トをイニシアライズするのはこの信号である。ＣＰＵモ
ジュール３０’は、その電源から同じ信号を受取る。
１つのシステム・ハード・リセット線は、各Ｉ１０モジ
ュールに送られ、１つのシステム・ソフト・リセットは
３つのＩ１０モジュールの全てに送られる。１つのハー
ド・リセットが各モジュールに対して必要である理由は
、システム・ハード・リセット線がシステムｌＯから個
々のＩ１０モジュールを取除くのに使用されるからであ
る。各システム・ソフト・リセットに対してＩ１０モジ
ュールを３つに制限しているのは、単にローデングを考
慮しているからにに過ぎない。更に、ｌっのクロック・
リセット線が全てのＩ１０モジュールとメモリ・モジュ
ールに送られる。１つのモジュールについて１つの線を
使用する理由は、負荷を制御することによってスキュー
を制限するためである。
第２２図は、リセットに関連するＣＰＵモジュール３０
の構成要素を示す。ＣＰＵ４０と５０は、それぞれクロ
ック発生装置２２１０と２２１１を有している。メモリ
制御装置７０と７５は、それぞれクロック発生装置２２
２０と２２２１を有し、クロスリンク９０と９５は、そ
れぞれクロック発生装置２２６０と２２６１を有する。
クロック発生装置は、システム・クロック信号を個々の
モジュールによって使用するために分割する。
メモリ制御装置７０は、リセット制御回路２２３０とソ
フト・リセット要求レジスタ２２３５を有する。メモリ
制御装置７５は、リセット制御回路２２３１とソフト・
リセット要求レジスタ２２３６を有する。
クロスリンク９０は、ローカル・リセット発生装置２２
４０とシステム・リセット発生装置２２５０の両方を有
している。クロスリンク９５は、ローカル・リセット発
生装置２２４１とシステム・リセット発生装置２２５１
を有している。クロスリンクの「ローカル」部分は、こ
のクロスリンクがスレーブ・モードにある場合に、ＣＰ
Ｕモジュールと共に残っているこのクロスリンクの部分
であり、従って、シリアル・レジスタ、および幾つかの
パラレル・レジスタを有している。クロスリンクの「シ
ステム」部分は、モジュール相互接続部１３０と１３２
（または１３０′と１３２’）とクロスリンク・ケーブ
ル２５にアクセスするために必要であるクロスリンクの
その部分である。
ローカル・リセット発生装置３３４０と２２４１は、そ
れぞれクロスリンク９０と９５のローカル・リセット制
御回路２２４５と２２４６にハードおよびソフト・リセ
ット信号を送ると共に、それぞれメモリ制御装置７０と
７５のリセット制御回路２２３０と２２３１にハードお
よびソフト・リセット信号を送ることによって、ＣＰＵ
モジュール３０に対してリセットを発生する。ローカル
・クロスリンク・リセット制御回路２２４５と２２４６
は、それらの状態エンジン、転送するべきデータを記憶
しているラッチおよびそれらのエラー・レジスタをリセ
ットすることによって、ソフト・リセット信号に応答す
る。これらの回路は、ソフト・リセットに対して行うの
と同じ動作を行い、またエラー・レジスタと構成レジス
タをリセットすることによって、ハード・リセット信号
に応答する。
リセット制御回路２２３０と２２３１は、同じ方法でハ
ードおよびソフト・リセット信号に応答する。
更に、ローカル・リセット発生装置２２４０は、モジュ
ール相互接続部１３０と１３２を介して、Ｉ１０モジュ
ール１００．１１０および１２０にクロック・リセット
信号を送る。Ｉ１０モジュール１００．１１０および１
２０は、以下で述べる方法でそれらのクロックをリセッ
トするため、クロック・リセット信号を使用する。ソフ
ト・リセット要求レジスタ２２３５と２２３６は、それ
ぞれローカル・リセット発生装置２２４０と２２４１に
ソフト要求信号を送る。
クロスリンク９０と９５のシステム、リセット発生装置
２４５０と２２５１は、それぞれモジュール相互接続部
１３０と１３２を介してＩ１０モジュール１００．１１
０、および１２０にそれぞれシステム・ハード・リセッ
ト信号とシステム・ソフト・リセット信号に送る。Ｉ１
０モジュール１００．１１０、および１２０は、ＣＰＵ
データまたは命令に依存する全てのレジスタをリセット
することによってソフト・リセット信号に応答する。こ
れらのモジュールは、ソフト・リセットが行なうのと同
じレジスタをリセットし、また全ての構成レジスタをリ
セットすることによって、ハード・リセット信号に応答
する。
更に、システム・リセット発生装置２２５０と２２５１
は、またシステム・ソフトおよびシステム・ハード・リ
セット信号を各クロスリンクのシステム・リセット制御
回路２２５５と２２５６に送る。システム・リセット制
御回路２２５５と２２５６は、ローカル・ソフトおよび
ローカル・ハード・リセット信号に対するローカル・リ
セット制御回路の応答と同じ方法でシステム・ソフト・
リセット信号とシステム・ハード・リセット信号に応答
する。
メモリ制御装置７０と７５は、ＣＰＵ４０と５０がそれ
ぞれ適当なコードをソフト・リセット要求レジスタ２２
３５と２２３６にそれぞれ書込み場合に、クロスリンク
９０と９５にそれぞれソフト・リセットを発生させる。
ソフト・リセット要求レジスタ２２３５と２２３６は、
ソフト・リセット要求信号をローカル・リセット発生装
置２２４０と２２４１に送る。符号化エラー信号は、メ
モリ制御装置７０からローカル・リセット発生装置２２
４０と２２４１に送られる。
システム・ソフト・リセットは、データと制御信号が送
られるのと同じデータ経路に沿ってゾーンの間に送られ
る。従って、データとアドレスに対するのと同じ遅延を
等しくする原理が使用され、リセットはほぼ同時に２つ
のゾーンの全ての構成要素に到達する。
ハード・リセットは、適当なコードをローカル・ハード
・リセット・レジスタ２２４３に書込むＣＰＵ４０と５
０またはＤＣＯＫ倍信号よって発生されるパワーアップ
・リセットに対する要求によって発生される。
クロスリンク９０の同期回路２２７０は、ＤＣＯＫ信号
が同時にローカルおよびリセット発生装置２２４０．２
２５０．２２４１および２２５１の全てに行き渡ること
を保証するため、適当な遅延要素を有している。
事実、リセットの同期は、システムＩＯでは非常に重要
である。これは、リセット信号がクロスリンクで始まる
からである。このようにして、リセットはほぼ同期して
異なったモジュールとこれらのモジュール内の異なった
要素に到達するように送られることができる。
第２１図と第２２図の構造を理解することによって、異
なったハード・リセットの実行をよりよく理解すること
ができる。パワーアップ・リセットはシステム・ハード
・リセットとローカル・ハード・リセットおよびクロッ
ク・リセットの両方を発生する。−船釣に、クロスリン
ク９０．９５．９０′および９５′は最初はクロスリン
ク・オフモードと再同期オフ・モードの両方の状態にあ
り、両方のゾーンはクロック・マスターシップを表明す
る。
ＣＰＵ／ＭＥＭ故障リセットは、メモリ制御装置７０．
７５．７０′および７５′がＣＰＭ／ＭＥＭの故障を検
出する時は何時でも自動的に動作される。符号化エラー
・ロジックはエラー・ロジック２２３７と２２３８から
両方のクロスリンク９０と９５に送られる。故障が発生
したＣＰＵモジュールは、そのクロスリンクをスレーブ
状態にセットし、他方のＣＰＵモジュールのクロスリン
クをマスター状態にセットすることによって、システム
ＩＯから取り除かれる。しかし、故障が発生していない
ＣＰＵモジュールは、リセットを経験しない。その代わ
り、これはシリアル・クロスリンク・エラー・レジスタ
（図示せず）内のコードを介して、他方のモジュールの
故障を知らされる。ＣＰＵ／ＭＥＭ故障リセットは、故
障したＣＰＵモジュールを有するゾーンに対するクロッ
ク信号とそのモジュールに対するローカル・ソフト・リ
セットによって構成される。
再同期リセットは、基本的にはローカル・ハード・リセ
ットとクロック・リセットを有するシステム・ソフト・
リセットである。この再同期リセットは、２つのゾーン
をロックステップ同期の状態にするために使用される。
ゾーン１１と１１’が同期されていなかった一定の期間
の後、もしＣＰＵレジスタの記憶された状態を含むメモ
リ・モジュール６０と６０’の内容が相互に等しくセッ
トされれば、これらのゾーンがデュプレックス・モード
を再び開始することができるように、再同期リセットが
使用されてこれらのツゾーンを互換性のある構成にする
。
再同期リセットは、基本的にはＣＰＵ／＼−ド・リセッ
トとクロック・リセットである。再同期リセットは、再
同期・リセット・アドレスを並列クロスリンク・レジス
タの１つに書込むソフトウェアによって動作される。こ
の時、一方のゾーンは、クロスリンク・マスター／再同
期マスター・モードでなければならず、他方のゾーンは
、クロスリンク・スレーブ／再同期スレーブ・モードで
なければならい。そこでリセットが両方のゾーンで同時
に行われ、これは、とりわけ４つのクロスリンク全てを
デュプレックス・モードにセットする。
再同期リセットは、システム・ソフト・リセットではな
いため、Ｉ１０モジュールはリセットを受取らない。
システム１０の好適な実施例は、またクロック・リセッ
ト信号がコンフォーミング（ｃｏｎｆｏｒｍｉｎｇ）ク
ロックをリセットせず、非コンフォーミング・クロック
のみをリセットすることを保証する。この理由は、クロ
ックがリセットされる場合はいつでも、これはクロック
のタイミングを変更し、このタイミングはこんどはこの
ようなりロックでモジュールの動作に影響を及ぼすから
である。もしモジュールが正しく実行され、このクロッ
クが正しい位相であれば、その動作を変更することは不
必要であるばかりでなく無駄なことである。
第２３図は、ノンコンフォーミング・クロックのみがリ
セットされることを保証する回路の好適な実施例である
。第２３図に示す回路は、第２２図に示す対応するモジ
ュールのクロック発生装置２２１Ｏ１２２１１，２２２
０１２２２１１２２６０、および２２６１内に位置する
ことが望ましい。
好適な実施例の場合、異なったクロック発生装置２２１
Ｏ１２２１１，２２２０，２２２１゜２２６０、および
２２６１は立上がり区間検出器２３００、と位相発生装
置２３１０を有している。
立上がり区間検出器２３００は、クロスリンク９０と９
５からクロック・リセット信号を受取り、クロック・リ
セット信号の立上がり区間と同時に既知の持続期間を有
するパルスを発生する。このパルスは、特定のモジュー
ルに対する内部クロッり信号と同様に位相発生装置２３
１Ｏに対する入力である。そのモジュールに対する内部
クロック信号は、発振器システム２００と２００′から
分配されたシステム・クロック信号から取出されたクロ
ック信号である。位相発生装置２３１０は、クロック信
号に対する異なった位相を形成する下方分割回路である
ことが望ましい。再循環シフト・レジスタのような位相
発生装置２３１Ｏに対する別の設計をまた使用すること
もできる。。
立上がり区間検出器２３００からの立上がり区間パルス
によって、位相発生装置２３１Ｏは予め選択された位相
を出力することが望ましい。従って、例えばもし位相発
生装置２３１０が幾つかのステージを有する下方分割回
路であれば、クロック・リセットの立上がり区間パルス
は、そのステージに対して設定された入力であり、この
ステージは全ての他のステージに対して予め選択された
位相とリセット入力を発生する。もし位相発生装置２３
１０が既にこの位相を発生していれば、同期化クロック
・リセット信号の存在は基本的に透明である。
このようにして組織されたリセットは、システム１０の
通常の実行に対して混乱を最小限に止めるように設計さ
れ、トラスチックなアクションが必要とされる場合には
、このトラスチックなアクションは命令実行の通常のシ
ーケンスに割込みをかけることに止まる。このことは、
従来のリセットが引起こす再同期化の問題のためにデュ
アルまたは多重ゾーンの環境では特に重要である。従っ
て、システムｌＯで行っているようにハード・リセット
の数を最小にすることが望ましい。
Ｅ、誤り処理 誤り処理には、誤り検出、誤り回復、及び誤り報告があ
る。誤り検出は、前項で、メモリ制御器？０，７５．７
０’、７５’、メモリモジュール６０と６０′、クロス
リング９０，９５．９０’９５′、及びファイヤウオー
ル（Ｆｉｒｅ　ｗａｌｌ　）１０００、１０１０．１０
００’、　１０１０’の比較構成要素に関して、検討さ
れた。
本発明の誤り回復は、かような回復に費いやす時間を最
小にし、誤り回復が通常実行するソフトウェアに課する
オーバヘッドを最小にすることを意図している。この誤
り回復には２つの面がある。
すなわち、ハードウェアとソフトウェアである。
ハードウェアの誤り回復は、−船釣ソフトウェア誤り処
理過程内のソフトウェアの誤り回復が行われ前に、大抵
の故障に対して試みられる。ハードウェアの誤り回復が
試みられた故障が一時的の場合、故障許容ロックステッ
プ・オペレーションへ戻る誤り回復は、ハードウェアに
よりその時間の多くを十分に費いやして行われる。ハー
ドウェア誤り回復がうまく行われないか、あるいは使用
されない場合、ソフトウェアの誤り回復が試みられる。
かようなソフトウェアの回復は、ＣＰＵ　（中央処理装
置）４０．５０．４０’、５０’が正規のオペレーショ
ンから誤り処理プロセスへの整然とした変換を行えるよ
うにしているものである。
データ処理システムが、どのモジュールが誤り源である
かを決定し、故障装置を不能にするかあるいは故障装置
をバイパスするためにシステムを再構成した時に、誤り
回復は完了する。
１、　ハードウェア誤りの処理と回復 本発明の好適な実施例において、誤り回復はハードウェ
アレベルで出来るだけ多く行われる。これは、誤り処理
の誤り回復の段階で費いやされる時間を最小にし、ソフ
トウェアの複雑性を最低にするために行われる。ソフト
ウェアの介入は、−般に、多くの時間がかかり、システ
ムの残りの装置へ比較的大きい衝撃を起す。これは、特
に、システム１０のようなマルチプロセッサで起り、こ
こでは、異なるゾーン１１と１１’が互いにロックステ
ップの同期化をしている。ハードウェアで行われる誤り
処理の割合いが大きくなればなる程、システム全体への
衝撃は小さくなる。
ハードウェア誤り回復アルゴリズムを使用して解決され
るシステムの故障あるいは誤りには、３つの基本的カテ
ゴリがある。この誤りは、ＣＰＵ入出力誤り、ＣＰＵ／
ＭＥＭ　（メモリ）故障、及びＤＭＡ　（直接メモリア
クセス）誤りである。各タイプの誤りについての誤り処
理ルーチンは僅かに異なる。
第２４図は、全ハードウェア誤り処理手順を示す流れ図
２４００を示す。前記の説明にあるように、ゾーン１１
に関しては、このプロセスがゾーン１１’の構成要素と
同等に実行されると理解することにより、プロセス２４
００の手順が説明される。
図２４００を説明する前に、誤り処理に関するいくつか
の原理を理解することが重要である。データ処理オペレ
ーションが行われた後に、誤りを発生したバスオペレー
ションに誤りを関係づける情報が存在している間、時間
の窓がある。いわゆる“バスオペレーション”は、ＣＰ
Ｕ４０，５０゜４０′、または５０′に直接に接続して
いないメモリ・モジュール６０と６０′などの資源を必
要とするＣＰＵ４０．５０．４０’または５０′により
始動した完全オペレーションに相当する。
第２４図が示すように、バス・オペレーションが行われ
た後（ステップ２４１０）、誤りが発生したかしていな
いかの確認が行われる。誤りが検出されない場合（ステ
ップ２４２０）　、ハードウェア誤り処理の必要はなく
、手順が完了する（ステップ２４４０）。
しかし、誤りが検出された場合、ハードウェア誤り処理
が、故障を起したバスオペレーションに続いて時間窓で
開始されなければならない。最初に、誤りのタイプが識
別されなければならない（ステップ２４３０）。誤りの
タイプは、ＣＰＵ入出力誤り、ＤＭＡ誤り、あるいはＣ
ＰＵ／ＭＥＭ故障である。
データ処理命令またはデータ処理システム１０により行
われたオペレーションにより、各種のハードウェア誤り
処理手順が行われる。ＣＰＵ入出力誤りが検出された場
合、ＣＰＵ入出力誤りハンドラが入力される（ステップ
２４５０）。ＣＰＵ入出力誤りは、ＣＰＵ４０と５０、
メモリモジュール６０、及びメモリモジュール６０とイ
ンターフェイスしているメモリ制御器７０と７５の部分
の周辺で発生した誤りのタイプを示す。例えば、ＣＰＵ
８８と８９またはファイヤウオール１０００と１０１Ｏ
の両方で検出された間違い比較、メモリ制御器７０と７
５、あるいはクロスリンク９０と９５が時間切れの場合
、ＣＰＵ入出力誤りが発生する。かような場合、ＣＰＵ
４０と５０とは、継続的確実なオペレーションが可能で
あると見なされる。
ＣＰＵ入出力誤り処理について以下に説明する。
しかし、一般に、ＣＰＵ入出カバードウェア誤り処理が
完了した後、レジスタがセットされて、その誤りが一時
的か永続的であったかを示し、誤りの分析のために他の
情報と一緒にロードされる。
一時的故障あるいは誤りは、故障オペレーションの再試
行がハードウェア誤り回復の間にうまく行われたことを
意味する。また、所定のレベルの割込み（システム誤り
Ｓｙｓ　Ｅｒｒ）は、ＣＰＵ４０と５０がソフトウェア
誤り回復あるいはロッギングを行うようにセットされる
。
誤りがＤＭＡオペレーションの間に検出された場合、Ｄ
ＭＡ誤りハンドラが入力される（ステップ２４　ｓ　２
）。例えば、ＣＰＵバス８８と８９またはファイヤウオ
ール１０００と１０１０の両方で検出された入出力間違
い比較、メモリ制御器７０と７５、あるいはクロスリン
ク９０と９５が時間切れの場合、この誤りはＤＭＡオペ
レーション中に検出される。ＤＭＡはＣＰＵ４０と５０
のオペレーションと非同期的に動作しているので、ＤＭ
Ａハンドラの基本的動作（ステップ２４５２）は、ＤＭ
Ａエンジン８００を遮断し、以降に説明する他の各種応
答、例えばシステム誤り割込み及びＤＭＡ割込みなどを
使用することとなる。
誤りが、ＣＰＵ４０または５０のオペレーションあるい
はメモリモジュール６０の内容が疑わしいと、検出され
た場合、誤りは、ＣＰＵ／ＭＥＭ故障と見なされて、Ｃ
ＰＵ／ＭＥＭ故障ハンドラが入力される（ステップ２４
５４）。ＣＰ　Ｕ／ＭＥＭ故障の例としては、二重ビッ
トＥＣＣ誤り、ＣＰＵ４０と５０からのデータに関する
間違い比較、またはメモリモジュール６０へ送られたア
ドレスに関する間違い比較などがある。ＣＰ　Ｕ／ＭＥ
Ｍ故障の検出は、ＣＰＵモジュール３０とその関連メモ
リモジュールの状態を疑しいものにする。
このタイプの誤りは限界にあると考えられ、ＣＰＵ／Ｍ
ＥＭ故障を受けた一対のＣＰＵメモリは、自身を自動的
に遅閉し、システムは再構成する。
故障しているＣＰＵまたは関連メモリは、関連している
一対の信頼の置けないＣＰＵメモリによりハードウェア
またはソフトウェアの誤り処理を引続いて行う。
第２５図の流れ図は、第２４図のＣＰＵ入出カバンドラ
（ステップ２４５０）より成るＣＰＵ入出力誤り処理の
ための好適なプロセス（２５００）を示す。本発明の好
適な実施例において、この誤り処理プロセスとほかの誤
り処理プロセスで説明した信号が第２６図に示されてい
る。
ハードウェアＣＰＵ入出力誤り処理の１つの重要な面は
、メモリ制御器７ｏと７５と関係のないオペレーション
のなかには、誤り信号が入力されなければ、オペレーシ
ョンの後に遅れを生じているものもあることである。従
って、誤り信号が、かようなオペレーションに対応する
データとして入力されるならば、システムは、すべての
誤り報告がメモリ制御器へ伝播するように遅れるであろ
う。
ＣＰＵ入出力誤り信号が受信された（ステップ２５１０
）後に、メモリ制御器７０と７５とにより行われた一連
のオペレーションは、次の３つの状態のうち１つが存在
する場合、メモリ制御器７０と７５とによって始動する
。すなわち、（１）特定の信号がクロスリンク９０と９
５とから伝送される。（２）誤り報告がメモリモジュー
ル６０により作成される。あるいは、内部誤り信号がメ
モリ制御器７０と７５に発生する。
クロスリンク９０と９５とから伝送された特定の信号が
、バス８８と８９の制御状態回線に沿って同時に送られ
たコードである。本発明の好適実施例において、このよ
うなコードは、間違い比較がファイヤウオール１０００
及び１０１０において検出された場合か、あるいは、ク
ロスリンク９０と９５が、レール（ｒａｉｌ）間違い比
較を、例えば第１１図の排他的ＯＲゲート９６０と９６
０ｍとにおいて検出する場合、生成される。ファイヤウ
オール１０００と１０１０が間違い比較するならば、そ
れらは、所定のビットパターンを、モジュール相互接続
１３０と１３２をそれぞれ経由してクロスリンク９０と
９５とへ送られ、次に、そのパターンはメモリ制御器７
０と７５とへそれぞれ再び送られる。
メモリ制御器７０と７５は、これらの誤り信号を、第９
図に示された診断誤りレジスタ論理８７０へ送り、論理
は誤りパルスを生成する。その誤りパルスは、ビットを
診断誤りレジスタ８８０（ステップ２５１０）に設定す
る。診断誤り論理８７０からの誤りパルスは、誤り類別
論理８５０への入力である。
誤り類別論理８５０の出力は、誤りコードを生成するエ
ンコーダ８５５へ送られる（ステップ２５１０）。誤り
コードは、ハードウェア誤り処理が使用可能の場合、Ａ
ＮＤゲート８５６から送られ、誤り使用不能ビット８７
８が、それに応じて設定される。次に、誤りコードはク
ロスリンク９０と９５へ送られる。
誤りコードに応答して、クロスリング９０と９５は、一
連のハードウェア・オペレーションを行う（ステップ２
５２０）。これらのオペレーションの１つは、システム
１０へ配分するためのゾーン誤り回線の所定の誤り信号
の表明である（２５２０）。
第１９図と第２６図に示されているように、ゾーン当り
４本１組の誤り回線がある。クロスリンク９０と９５（
ゾーン１１’の誤り信号のクロスリンクは、９０′と９
５′である。）からの誤り回線が共に論理和されと、ゾ
ーン１１のゾーン誤り信号が生成される。これは、−貫
した誤り報告がクロスリンク９０と９５（及びクロスリ
ング９０′と９５′）により作成され、他のゾーンのク
ロスリンクへ送り出されるように行われる。
所定の誤り信号を他のクロスリンク（ステップ２５２０
）へ配分した後、クロスリンク９０．９５゜９０’、９
５’は、同時にシステム誤り割込みを中止し、追跡ＲＡ
Ｍを固定して、再試行リクエスト（Ｒｅｔｒｙ　Ｒｅｑ
ｕｅｓｔ）を送る（ステップ２５２０）。
クロスリンク９０と９５は、割込みをＣＰＵ４０と５０
とへ送ったシステム誤り回線（参照第２６図）を設定す
ることにより、システム誤り割込みを中止する。また、
クロスリンク９０と９５は、追跡ＲＡＭ　（ステップ２
５２０）を固定し、ＲＡＭは、広域誤り回線（参照第２
６図）を設定することにより、バス情報を収集するため
に種々のバスと接続する。
追跡ＲＡＭは、誤りの検出の前に送られた最新のデータ
を収集するために、固定される。追跡ＲＡＭの機能は、
この章で手短かに説明され、誤り分析でのその使用は、
ソフトウェア誤り処理の説明で述べられる。
システムＩＯにおいて追跡ＲＡＭは、好適に、すべての
主要レール（ｒａｉｌ）データ経路に配置されている。
第２７図は、コンピュータシステムｌＯ内の追跡ＲＡＭ
の好適な配置を示しているＣＰＵモジュール３０と人出
カモジュールｌＯＯの構成図である。もちろん、ほかの
配置も選択出来る。
追跡ＲＡＭの機能は、追跡ＲＡＭの内容間のデータの間
違い比較を追跡することにより、誤り源の識別を行うこ
とである。
第２７図において、追跡ＲＡＭ２７００と２７０５は、
ファイヤウオール１０００と１０１０とにそれぞれ配置
され、モジュール相互接続１３０と１３２とにそれぞれ
接続している。追跡ＲＡＭ２７１Ｏ１２７１５，２７１
８は、それぞれ、クロスリンク９５の対応するバスとの
インターフェースに配置され、追跡ＲＡＭ２７２０．２
７２５．２７２８は、それぞれ、クロスリンク９５の対
応するバスとのインターフェースに配置されている。
−群の相補追跡ＲＡＭが処理システム２０′に配置され
ている。
ゾーン１１において、追跡ＲＡＭ２７００と２７１８は
モジュール相互接続１３０を監視し、追跡ＲＡＭ２７０
５と２７２８はモジュール相互接続１３２を監視し、追
跡ＲＡＭ２７１５と２７２５はクロスリンクケーブル２
５を監視し、追跡ＲＡＭ２７１０はバス８８を監視し、
追跡ＲＡ　Ｍ２７２０はバス８９を監視する。ゾーン１
１′の対応している追跡ＲＡＭはそれぞれのバスを監視
する。
追跡ＲＡＭ２８００の１例が第２８図に示されている。
追跡ＲＡＭ２８００は、連結しているバス経路のＮ回の
最初のサイクルで送られたデータを格納する循環バッフ
ァとして、好適に構成されている。
追跡ＲＡＭ２８００は、連結しているデータ経路からデ
ータを受けるために接合した入力部を有するバッファ・
レジスタ２８０５より成っている。
バッファ２８０５へ入力されたロードは、ＡＮＤゲート
２８Ｉ５の出力である。ＡＮＤゲート２８１５への入力
は、データ経路からのタロツク信号であり、故障が検出
されると広域誤り信号が生成され、追跡ＲＡＭは、追跡
ＲＡＭデコーダ２８２０からの信号を使用可能にする。
追跡ＲＡＭ使用可能信号が、バスが休止状態にない場合
、対応するバスからのデータ格納を可能にする。バスが
休止サイクル状態にある時、バスはデータ伝送のために
使用されている。従って、追跡ＲＡＭは、バスに存在す
る信号を格納することを続けない。
好適に、広域誤り信号により、追跡ＲＡＭはそのデータ
を固定し、さらに信号を格納することを停止する。広域
誤り信号が表明されると、バッファ２８０５が連結した
データ経路の信号の格納を中止するように、広域誤り信
号の逆信号がＡＮＤゲート２８１５へ送られる。
バッファ２８０５のアドレス入力は、ＡＮＤゲート２８
１５からカウント信号を受ける再反復カウンタ２８１０
により供給される。
追跡ＲＡＭは、それぞれ、そのメモリに、それと連結し
たデータ経路のＮ個の最新非休止トランザクションのコ
ピーを保持する。例えば、第２７図では、追跡ＲＡＭ２
７００は、モジュール相互接続１３０のＮ個の最新トラ
ンザクションを保持する。
追跡ＲＡＭ２８００の深さＮは、最も遠くから送られた
メツセージに必要とされるバスサイクル数の合計と、誤
りあるいは故障が発生した場合、広域誤り信号を追跡Ｒ
ＡＭへ送ることが必要とされるサイクル数の合計とによ
り決定される。好適な実施例においては、１６回の非休
止バスサイクルが格納されている。。誤りコードの生成
に直接応答して、行われた残りの動作は、再試行リクエ
ストの伝達である。クロスリング９０と９５内の誤り論
理回路２２３７．２２３８は、誤りコード（ステップ２
５２０）に応答して再試行リクエストを送る。再試行リ
クエストにより、一連のオペレーションがほぼ同時にメ
モリ制御器７０と７５に発生する（ステップ２５３０）
。すなわち、故障レベルの増大、システム故障・誤リア
ドレス・レジスタの固定、ソフトウェアのリセット・リ
クエストの伝達である。
現在のハードウェア誤り回復故障レベル、または状態が
、システム故障・誤りレジスタ８９８の２ビツトに存在
する。これらの２ビツトは、一時ビットと固定ビットで
ある（参照第９図）。これらの２ビツトの組合せは、バ
ス誤りコードとして指定される。ＣＰＵ入出力字体を解
釈する場合、バス誤りコードに３つの有効値がある。有
効値の１つは、現在未定の誤りがなく、誤り回復アルゴ
リズムが現在実行されていないシステム状態に相当する
。バス誤りコードのもう１つの有効値は、オペレーショ
ンの初期の実行中に誤りがあったか、あるいは、再試行
が試みられなかった誤りが発生したシステム状態に該当
する。第３の有効値は、オペレーションが再試行された
後に発生する誤りの場合である。再試行リクエストは、
故障レベルを増加するエンコーダ８９５への入力である
。
誤りが頻繁に発生し、従って最初の故障レベルがソフト
ウェア誤り処理によりクリアされなかった場合、故障レ
ベルは多くの誤りにより何回となく増加される。かよう
に、間断なく発生する２つの故障は、ソフトウェア誤り
処理により固定的故障であるかのように見える。
故障レベルを増加すると、システム故障誤リアドレス・
レジスタは固定する。一時的ビットは、第１と第２の故
障レベルのいずれにも設定されるが、現在未定誤りがな
い状態に対応する最低レベルには設定されない。一時的
ビットは、システム故障誤リアドレス・レジスタ８９８
を使用不能にして、固定する。システム故障誤リアドレ
ス・レジスタ８６５は、メモリ制御器７０と７５とに内
蔵されており、現在のバスオペレーションを再試行し、
診断の実行を援助させるために固定される。
ソフトウェア・リセット・リクエストは、第２６図に示
されたソフトウェア・リセット・リクエスト回線を設定
し、メモリ制御器７０と７５とのそれぞれにより、クロ
スリンク９０と９５へ送られる（ステップ２５３０）。
さらに、メモリ制御器７０と７５が再試行リクエストを
受けると、ＤＭＡエンジン８００を停止し、誤りコード
をＤＭＡ制御器８２０内の状態レジスタに書込み、誤り
のタイプを示し、さらにメモリ制御器７０と７５と、ク
ロスリンク９０と９５とのそれぞれの間にあるバス８８
と８９とを固定する。
各種オペレーションが再試行リクエストに応答して実行
された後、主クロスリンク９０の局部ソフトウェア・リ
セット・ジェネレータ２２４０は、ソフトウェア・リセ
ット・リクエストに応答して、局部ソフトウェア・リセ
ットを生成する（ステップ２５３２）。局部ソフトウェ
ア・リセットに応答して、メモリ制御器７０と７５内の
再試作ジェネレータ２６１Ｏと２６２０は、それぞれ、
未定のバス・トランザクションを再始動する（ステップ
２５３４）。再試行バス・オペレーションが順調に行わ
れて、誤り信号が入力されない場合（ステップ２５３６
）、ＣＰＵ入出力誤りに関するハードウェア誤り処理が
完了する（ステップ２５２５）。
誤り信号が、メモリ制御器７０と７５とへ入力される場
合、同様なハードウェア・オペレーションが、最初の誤
り信号が入力された時に行われたように、実行される。
診断誤りレジスタが設定され、誤りコードが生成される
（ステップ２５３８）。
誤り信号が配布され、システム誤り割込みが中止され、
追跡ＲＡＭが固定されて、再試行リクエストが送られる
（ステップ２５３９）。次に、故障レベルが増加され、
システム故障誤リアドレス・レジスタが固定され、ソフ
トウェア・リセット・リクエストが送られる（ステップ
２５４０）。これらのオペレーションの多くは、すでに
行われているので、追跡ＲＡＭ、誤リアドレスと診断誤
りとのレジスタには変化はない。しかし、故障レベルは
、コンピュータ・システムに固定的故障があることを示
しているその最高レベルへ増加されている。これは、誤
りがバス・オペレーションの再試行の後に検出され、誤
りが再試行において検出される時に固定的故障が発生す
ることによるものである。次に、ＣＰＵ入出力誤り２５
００に関するハードウェア・誤り・処理ルーチンから移
行する前に、ソフトウェア・リセットが行われる。
割込みか、下記のソフトウェア誤り処理に関して行われ
るように、ＣＰＵ４０と５０により行われているオペレ
ーションを完了するために、誤りが検出された時に読取
りオペレーションが行われていたか、いなかったかを確
認する□テストが行われる（ステップ２５４４）。そう
であれば、省略（ｄｅｔａｕｌｔ）オペレーションが行
われる（ステップ２５４６）。省略オペレーションは、
ＣＰＵモジュール３０へ一貫したデータ、例えばすべて
ゼロなどを送ることより成っており、従って、現在実行
中のオペレーションは、レール・データの分散により、
失敗の危険がなく完了する。
第２９図は、ＤＭＡ誤りから受けるための手順２９００
を示す。ハードウェアレベルで行われる一連のオペレー
ション（ステップ２９１０）は、ＣＰＵ入出力誤り回復
の連続動作について述べたものと類似している。ＤＭＡ
誤りに対するハードウェアの応答動作には、システム誤
り割込みの入力、ＤＭＡ割込みの入力、追跡ＲＡＭの固
定、及びＤＭＡの停止がある。
最初に、システム（Ｏ内のデータの改悪を防止するため
に、ＤＭＡは停止される。システム誤り割込みの人力は
、システムに、完全な回復が誤りから行われるように、
人力処理ルーチンが行われなければならないことを示す
。ＤＭＡ割込みを人力すると、ＤＭＡハンドラをソフト
ウェアへ呼び出して、それ自身のオペレーションの点検
を始める。追跡ＲＡＭも、ソフトウェア誤りハンドラが
故障源を局部制限することが出来るように、固定される
。
ＤＭＡが停止しても、残りのシステムは、通常のオペレ
ーションを続行することが出来る。しかし、動作不能な
りＭＡエンジンは、入出力オペレーションを実行するこ
とが出来ないので、ＤＭＡか停止した時にシステムのオ
ペレーションを続けると、さらに他の誤り、例えばバス
の時間切れによるＣＰＵ入出力誤りなどが発生する。
ＤＭＡ誤りへのハードウェアの応答が行われた後、ＤＭ
Ａ誤り回復の一連の動作が完了する（ステップ２９２０
）。その後、ＤＭＡ故障の処理とＤＭＡオペレーション
の再開がソフトウェアで行われなければならない。ＣＰ
Ｕ４０，５０と４０′５０′により行われるソフトウェ
ア誤り処理スキーマは以下に説明される。
主にハードウェアにより処理される第３のタイプの誤り
は、ＣＰＵ／ＭＥＭ故障である。第３０図はＣＰＵ／Ｍ
ＥＭ故障誤り処理手順３０００を示す。
ＣＰＵ／ＭＥＭ故障に関する誤り信号が入力されると、
それらの信号は、診断誤りレジスタ論理８７９と誤り類
別化論理８５０を経て、誤りを検出したメモリ制御器に
伝播する。次に、誤り類別論理８５０は、エンコーダ８
５５により、ＣＰＵ／ＭＥＭ故障を示す２ビット誤りコ
ードへ符号されたＣＰＵ／ＭＥＭ故障信号を入力する。
２ビット誤りコードが、ＡＮＤゲート８５６を経てクロ
スリンク９０と９５へ送られる。
ＣＰＵ／ＭＥＭ故障（ステップ３０１０）を入力すると
、システム割込みの入力、故障レベルの増加、システム
故障誤リアドレスレジスタの固定、及び追跡ＲＡＭ　（
ステップ３０２０）が行われる。
これらは、ＣＰＵ入出力誤り処理プロセス２５００の検
討のなかで前に述べられている。
ＣＰＵ／ＭＥＭ故障の検出が完了すると、正確に動し、
従って誤り回復スキーマのすべてのタイプを行うべき現
在のゾーンの能力が、最善の状態で不確かであるので、
オペレーションを再試行する動きはない。クロスリンク
９０と９５が、ＣＰＵ／ＭＥＭ故障を示す誤りコードを
受けると、直ちにそれ自体をスレーブ・モード（ｓｌａ
ｖｅ　ｍｏｄｅ。
ステップ３０２５）へ再構成する。ここで、システムＩ
Ｏは、効率低下デュプレックスまたはマスタ／スレーブ
・モードで動作していると見なされる。
局部ソフトウェア・リセット（ステップ３０３０）及び
ゾーン・クロック・リセット（ステップ３０４０）が行
われ、ＣＰＵ／ＭＥＭ故障に関するハードウェア誤り回
復が完了する（ステップ３０５０）。
２つの状態が生成し、システム誤りレジスタ８９８内の
２つの対応するビットがセットされる。
最初の状態は、記憶動作中の応答の欠如に相当するＮＸ
Ｍ（ｎｏｎｅｘｉｓｔｅｎｔ　ｍｅｍｏｒｙ、非存在メ
モリ）である。もう１つの誤り状態は、入出力動作中の
応答の欠如に相当するＮＸ　Ｉ　Ｏ（ｎｏｎｅｘｉｓｔ
ｅｎｔ　ｌ１０ｄｅｖｉｃｅ、非存在人出力デバイス）
である。
ＮＸＭ誤りは、以下に述べるように、ソフトウェアに回
復される。ＮＸｌ０誤りは、ＣＰＵ入出力誤りタイプに
属し、ＣＰＵ入出カバンドラ・プロセス２５００に従っ
てハードウェア内で処理される。
ＮＸｌ０ビツトとＮＸＭビット（参照第９図）は、対応
するＮＸＭとＮＸｌ０誤りに関して検出される。ＮＸＭ
ビットが設定されると、ＤＭＡ８００は使用不能になり
、これにより入出力へのアクセスはシステムによって阻
止される。
ハードウェア誤り回復の３つのタイプの各タイプにおい
て、ソフトウェア誤り処理プロセスは、出来るならば誤
りの原因と個所を検出するため、ハードウェア誤り回復
手順の後に使用される。そのほかに、ソフトウェア誤り
処理は、故障がなく、システムが通常の完全デュプレク
ス・モードで再始動出来ることを確認する。一方で、ソ
フトウェア誤り処理中に、モジュールが不良であり、こ
れによりモジュールがマークされることが決定される。
全ハードウェア誤り回復スキーマは、ＣＰＵ入出力誤り
ハンドラ・プロセス内の一時的故障の後に、システムに
オペレーションを続けさせることにより、誤り回復で浪
費する時間を最小にする。
さらに、誤り処理に当てられたシステム・オーバヘッド
は、ＣＰＵ／ＭＥＭ故障からの回復を提供するために試
行しないことにより、最小化される。
ＣＰＵ／ＭＥＭ故障から回復するためのシステム１０の
能力は、好適実施例においてシステムの機能を厳しく効
率低下する誤り回復を考慮するために、時間のペナルテ
ィを課する。
２、　ソフトウェア誤り処理と回復 ソフトウェア誤り処理を始めるために、コンピュータシ
ステム１０は、いずれが適正であるとしても、システム
誤り割込みまたはＤＭＡ割込み（図示せず）を行わなけ
ればならない。割込みは、システムＩＯに現在のバス・
オペレーションを完成させるために、マシン点検などの
より思い切った手段の代りに使用される。マシン点検に
より、アクションが直ちにとられ、システムをバス・オ
ペレーションの中間で停止することが出来る。ハードウ
ェア誤り処理に関して簡潔に述べたように、省略情報が
、バス・オペレーションを完成するために、生成される
ことが必要である。
システム１０が割込みを受は入れている場合、システム
は、第３１図の手順３１００などのソフトウェア誤り処
理手順を開始する。コンピュータシステムＩＯは、変更
可能な与えられたＩＰＬ（割込み優先順位）で動作する
。ＩＰＬは、割込みが、現在のコンピュータシステム・
オペレーションに割り込むために、入力されなければな
らない優先を指定する。割込みが、コンピュータシステ
ム１０が運転している現在のＩＰＬ以下のＩＰＬで生成
されるならば、割込みは受入れられないであろう。好適
実施例において、システム誤り割込みは最高の優先割込
みである。
ほかの例で行われているように、システムｌＯがロック
ステップ・モードで機能している場合、同様な動作がゾ
ーンｌビにより行われていること理解した上で、ソフト
ウェア・誤り処理は、ゾーン１１の構成機器の動作に関
して一般に説明される。
システムＩＯがシステム誤り割込み（ステップ３１１０
）を受は入れると、システム１０はソフトウエア・リセ
ットを開始する（ステップ３１１２）　。
次に、システムｌＯは、メモリ制御器７ｏと７５、及び
７０′と７５′内と、クロスリング９ｏと９５及び９０
’と９５′とに配置された各種誤りレジスタを読取るこ
とを試みる（ステップ３１１４）。
メモリ制御器とクロスリンクは、その一部が図示されて
いないが、ソフトウェア誤り処理に使用される情報を格
納する。２つのかような誤りレジスタは、システム故障
誤りレジスタ８９８とシステム故障誤リアドレス・レジ
スタ８６５である。これらは、ゾーンのアドレス・スペ
ースに格納されており、各ゾーン毎に同じ情報を備えて
いなければならない。しかし、ＣＰＵ／ＭＥＭ故障の場
合、２つのゾーンのシステム故障誤りレジスタは異って
いる。２つのゾーンのレジスタの内容のこの差異は、デ
ータ処理システム２０と２０’がもはやロックステップ
になく、システム１０が効率低下デュプレクスまたはマ
スタ／スレーブ・モードで運行している場合に、許容さ
れるだけである。
従って、誤り分析に使用したレジスタからのデータが一
貫していなければ、　　　　これは検出された誤りまた
は間違い比較があることを意味するが□−貫していない
誤りデータを検出するゾーンは、ＣＰＵ／ＭＥＭ故障を
設定し、第３０図に示されたハードウェア誤り回復手順
３０００を入力する（ステップ３１１８）。この状態は
、誤り論理で発生した場合、生成し、この手法は、シス
テムＩＯから欠陥構成要素を除去する。
誤り情報が一貫しているならば（ステップ３１１８）、
ソフトウェア誤り処理は継続し、システム１０は故障の
特性を確認して、どの誤りハンドラを採用すべきかを決
定する。誤りのタイプを識別するため、誤りレジスタ、
例えば、メモリ制御器７０と７５内のシステム故障誤り
レジスタ８９８とシステム故障誤リアドレスレジスタ８
６５、及びクロスリンク９０と９５（図示せず）内の誤
りレジスタは分析される。さらに、クロスリンクへのア
クセスは、ＮＸＭビットが設定されている間抑制されて
るので、システム故障誤りレジスタのＮＸＭ誤リビリビ
ットクロスリング９０と９５の誤りレジスタをアクセス
する前に、検査されなければない。
検出された故障がＣＰＵ入出力タイプの誤りであったな
らば、ＣＰＵ入出力誤りハンドラが入力される（ステッ
プ３１２４）。その故障がＣＰＵ／ＭＥＭ故障であるな
らば、ＣＰＵ／ＭＥＭ故障ハンドラが入力される（ステ
ップ３１２６）。クロック誤りが検出されたならば、ク
ロック誤りハンドラが入力される（ステップ３１２８）
。ＮＸＭが検出されたならば、ＮＸＭハンドラが入力さ
れる（ステップ３１３０）。ＣＰＵ入出力誤りとＣＰＵ
／ＭＥＭ故障は、ハードウェア誤り処理に関して上述さ
れている。ソフトウェア誤り処理の場合にのみ、ＣＰＵ
入出力誤りはＤＭＡ誤りを有する。ＮＸＭ誤りは、アク
セスするために探し出されたメモリが存在しないことを
示す。
第３２図に示されているように、ＣＰＵ入出力誤りハン
ドラ３２００は、追跡ＲＡＭ読取りから始まる（ステッ
プ３２１０）。追跡ＲＡＭ読取りは必要ではないが、比
較長いプロセスであるのでこの時点で開始する。前章で
明らかにしたように、追跡ＲＡＭは、広域誤り信号によ
り固定された。
次に、追跡ＲＡＭからのデータは、診断マイクロプロセ
ッサにより追跡バス１０９５と１０９６とに読み取られ
、入出カモジュール１００の局部ＲＡＭ１０６０へ読み
込まれる。両方のゾーンの追跡ＲＡＭからの追跡ＲＡＭ
データの完全セットが、ゾーン１１と１１’の両方の入
出カモジュールにより収集される。
追跡ＲＡＭデータの分析には、追跡ＲＡＭサインを調べ
ることが必要である。追跡ＲＡＭデータが人出カモジュ
ール１００と１００’へ読み取られるにつれて、追跡Ｒ
ＡＭサインが、各ゾーンの一連のＭビットとして形成さ
れる。Ｍは、各レールの追跡ＲＡＭの数に等しい。追跡
ＲＡＭサインの各ビットは、ｌ対の追跡ＲＡＭに相当す
る。ｌ対の追跡ＲＡＭは、同じ関係位置に配置されてい
る各種レール上の２つの追跡ＲＡＭである。例えば、第
２７図では、ゾーン１１の追跡ＲＡＭの対は、追跡ＲＡ
　Ｍ２７００／２７０５．２７１８／２７２８．２７１
５／２７２５．２７１０／２７２０などである。追跡Ｒ
ＡＭサイン内にビットが設定されるならば、■対の追跡
ＲＡＭの間に間違い比較が存在している。
次に、誤りステータス・レジスタ８９８内のＮＸｌ０ビ
ツトが調べられる（ステップ３２１２）。
そのビットがセットされるならば、ＮＸｌ０は、入出力
への読込みあるいは入出力からの書出しが行われている
間、時間切れを示すが、これが発生する。ＮＸｌ０がセ
ットされないならば（ステップ３２１２）、追跡ＲＡＭ
が分析されて、誤りが発生した装置の決定を助ける（ス
テップ３２１４）。
例えば、■対の追跡ＲＡ　Ｍ２７００／２７０５に対応
する追跡ＲＡＭサイン・ビットがセットされる。装置は
、ファイヤ・ウオール１０００と１０１０に対応する人
出カモジュールが誤り源であることを決定することが出
来る。
誤り源である装置が決定された後、システムは、故障装
置の通知を作成する（ステップ３２２０）。
この通知は、各種族りレジスタ、例えばシステム故障誤
リアドレス・レジスタ８６５に格納された誤り情報を使
用し、特定の故障装置を識別するために追跡ＲＡＭを分
析することにより作成される。
システムが、故障装置を識別すると、誤りが永続的故障
であるか、あるいは断続的故障であるかの決定が行われ
る。故障が永続的かどうかを決定するために、システム
故障誤りレジスタ８９８の最初の２つのビットが分析さ
れる。
故障が断続的であるならば、明示された装置が故障して
いると見なされるべきか、でないかを決定するために、
故障基準のしきい値化が行われる。
故障率基準しきい値化は、与えられた期間中に故障装置
に発生した断続的誤りの回数を、その装置の所定のしき
い値に比較して行われ名。装置の単位時間当りの誤りの
回数が、所定のしきい値より大きい場合（ステップ３２
２４）、装置は故障していると見なされる。単位時間当
りの誤り回数が、しきい値より大きくないならば（ステ
ップ３２２４　）、ソフトウェア誤り処理の基本機能は
完全であり、二三のステップが行われて、ソフトウェア
誤り処理手順３２００を退出させる。
断続的故障の回数が余り多いか、あるいは故障が永続的
である場合、故障装置のハンドラ（ステップ３２２６）
が呼び出される。
第３３図は、故障装置ハンドラ手順３３００を示す。最
初に、適切な故障情報が故障モジュールのＥＥＦＲＯＭ
　（電気的消去可能プログラマブルＲＯＭ）に格納され
る（ステップ３３１０）。かような情報は、対応するモ
ジュールが破壊されているか、または破壊される可能性
があることを示すビットを有する。格納された情報は、
また、あるステータス情報を有することも出来る。
装置の故障による影響を最小にするため、故障装置の仮
想アドレスが、“ブラックホール”と呼ばれる物理アド
レスヘマップされる（３３１４）。“ブラックホール”
は、システム内の誤りの影響を受けることなく、データ
が送られる装置に実際に対応し、所定の一式のデータ　
　　これはゼロであるが好適であるか□を読取り動作で
戻す物理アドレス空間である。マツピングは、好適実施
例において、システムＩＯの装置に関して、仮想アドレ
スと対応システムアドレスのリストを有するシステムア
ドレス変換表を使用して行われる。
第３４図は、好適にメモリ・アレイ６００と６００′と
に格納されているシステムアドレス変換表３４００の例
を示す。
システム変換表３４００には、仮想アドレス領域３４１
Ｏと物理アドレス領域３４２０が記載されている。ソフ
トウェアは、装置の仮想アドレスをその物理アドレスへ
翻訳あるいはマツプするために、システムアドレス変換
表３４ＩＯを使用する。そのほかに、入出力ドライバ・
ルーチンは、対応する人出装置を識別するために、仮想
アドレスを使用する。従って、装置に関してシステムア
ドレス変換表３４００を修正すると、入出力装置に仮に
該当する仮想アドレス宛のデータについて最終宛先を効
果的に変更することが出来る。
マツピングが完了した後、故障装置ハンドラの次のステ
ップは、メモリ・アレイ６００に格納されているソフト
ウェア表内の装置存在フラッグを消すことである（ステ
ップ３３１６）。フラッグを消す目的は、故障装置に対
応する装置ドライバへ、装置は故障していると見なされ
ていると、伝えることである。
装置存在フラッグが消された後に、システムは必要な修
理の通知を送る（ステップ３３１８）。
好適な実施例では、通知はメツセージを修理担当者へ送
る。１つの例では、このメツセージは、モデムを経て、
遠隔地のサービス者へ送られる。
故障装置ハンドラ手順３３００の効果は、装置ドライバ
の性能を試験することにより、評価される。第３５図は
、装置ドライバの一例を示しており、ドライバーは、対
応する装置により行われる一連の入出力命令を有する命
令の実行可能なブロックである。装置が故障しても、装
置のドライバーは、正常に動作して、入出力命令を実行
し続ける。人出装置アドレス空間は、故障装置の“ブラ
ックホール”ヘマップされるので、命令の継続的実行は
、そのほかに故障を発生しない。装置ドライバーは、す
べて、“存在装置の点検”の命令３５１０を有する。こ
の命令は、存在装置ビットに対応する入出力装置を点検
する。存在装置ビットがクリアされると、その装置は故
障していると見なされて、ドライバは、規則通りの仕方
で自身を使用不能にする。
“存在装置の点検”の命令３５１Ｏの直前に、クリア・
パイプライン命令３５２０がある。クリア・パイプライ
ン命令は、即時実施中の命令内の誤りが、パイプライン
の遅れにより落されないように、人出力の命令が、すべ
て、完全であることを保証する。“クリア・パイプライ
ン”命令の一例は、メモリ制御器レジスタからの読取り
である。
装置が故障していると見なされるか、どうかを点検する
前に、一連の命令を実行する能力は、この能力によりす
べのオペレーションの後に点検を行うことを避けること
が出来るので、ソフトウェアのオーバヘッドを保全する
。
第３２図に示されたＣＰＵ入出力誤りハンドラは、誤り
を有する装置がしきい値評価（ステップ３２２４）の後
またはクラッシュ・ダンプ実行（ステップ３２３２）後
に故障していると見なされないと決定した後、故障装置
ハンドラ３３００（ステップ３２２６）を退去されてか
ら、多（のハウスキーピング・オペレーションを開始す
る。
これらのハウスキーピング◆オペレーションは、追跡Ｒ
ＡＭ及び誤りレジスタのリセット（ステップ３２２８）
と誤りのロギング（ステップ３２３０）とより成ってい
る。
第３１図のソフトウェア誤り処理の流れに再度関連して
、誤りのタイプがＣＰＵ／ＭＥＭ故障（ステップ３１２
２）であると決定されたならば、ＣＰＵ／ＭＥＭ故障ハ
ンドラが入力される（ステップ３１２６）。第３６図は
、ＣＰＵ／ＭＥＭ故障ハンドラの一例を示す。
ＣＰＵ／ＭＥＭ故障ハンドラ３６００は、ＣＰＵ／ＭＥ
Ｍ故障が発生していると決定された場合及びＣＰＵまた
はＭＥＭモジュールの確実な動作を未知の場合のすべて
のケースにおいて、人力される簡単なソフトウェア手順
である。従って、ＣＰＵ／ＭＥＭ故障のあるシステムに
関して、確実な誤り処理は僅かしか行われない。ＣＰＵ
／ＭＥＭ故障が入力された後、故障しているＣＰＵモジ
ュールは、その内部誤りレジスタ（図示せず）を適切な
ＥＥＰＲＯＭ（ステップ３６１２）　、例えばＥＥＰＲ
ＯＭＩ　Ｏ５５へ動かそうとする。ＣＰＵ／ＭＥＭ故障
誤り報告の表示が、両方のレールへ伝播する時必ずしも
与えられず、システムは、ハードウェア誤り処理中に可
及的速かに閉鎖されるので、ＥＥＰＲＯＭＩ　Ｏ５５へ
動かされた誤りレジスタは、レール固有データを非常に
適切に保有している。
故障ＣＰＵモジュールが、誤りレジスタをそのＥＥＰＲ
ＯＭへ移動させようとした後（ステップ３６１２）、故
障ＣＰＵモジュールは、直ちに、コンソール・モードに
入り（ステップ３６１４）、ＣＰＵ／ＭＥＭ故障ハンド
ラ３６００は完了する（ステップ３６１６）。
ソフトウェア誤りハンドラ・ルーチンの場合、誤りのタ
イプが、クロック誤りであると決定されると（ステップ
３１２２）、クロック誤りハンドラが加えられる（ステ
ップ３１２８）。クロック誤りハンドラの一例が、手順
３７００として第３７図に示されている。
クロック誤りが発生した場合、誤りが発生した時にはク
ロックは同期されていないので、正確な診断あるいは誤
り分析は行われないと見なされる。
従って、誤りレジスタはクリアされ（ステップ３７１０
）、追跡ＲＡＭは、広域誤り信号の表明を解除すること
により、固定から解かれる（ステップ３７１６）。クロ
ック誤りを発見したすべてのゾーンは、自身を基本クロ
ックへ合せる（ステップ３７１８）。
次に、クロック誤りを発見しているゾーンは、ケーブル
が装着されているか、電力がほかのゾーンへ送られてい
るかを確認するために、点検を行う。クロスリンク・ケ
ーブル２５が装着されており（ステップ３７２０）、か
つほかのゾーンが電力を受けていない（ステップ３７２
５）ならば、クロック誤りは通常の形でロッグされ（ス
テップ３７３０）、ゾーンは続行する。クロスリンク・
ケーブル２５が装着されていないか（ステップ３７２０
）、あるいは装着されていないがほかのゾーンが電力を
受けているならば（ステップ３７２５　）、ゾーンは、
これらの状態の下で動作を続けるように事前に選定され
たゾーンか、どうかを質問する（ステップ３７３５）。
そうであれば、クロック誤りはロッグされ（ステップ３
７３０）　、ゾーンは続く。ゾーンが事前に選定された
ゾーンでなければ（ステップ３７３５）、ゾーンはコン
ソール・モードに入る（ステップ３７４０）。
ソフトウェア誤り処理ルーチンの誤りのタイプが、ＮＸ
Ｍ誤りであると決定された場合（ステップ３１２２）、
ＮＸＭハンドラが加えられる（ステップ３１３０）。Ｎ
ＸＭ誤りは、ＮＸＭビットが第９図に示されたシステム
故障誤りレジスタ８９８にセットされているならば、検
出される。
システム故障誤リアドレス・レジスタ８９８内のＮＸＭ
ビットは２つの状態にセットされる。１つは、システム
が実行しようとしたイリーガル命令がある場合である。
もう１つは、ＮＸＭ誤りが、メモリモジュール６０から
の応答がないために検出された場合である。
ＮＸＭ誤り処理の手順３８００の例が第３８図に示され
ている。ＮＸＭハンドラが加えられた後（ステップ３１
３０）　、最初の判断は、イリーガル命令が行われよう
としたか、どうかである（ステップ３８１０）。イリー
ガル命令があったので、ＮＸＭビットがセットされた場
合、コンソール・モードが加えられ（ステップ３８１２
）、ＮＸＭビットの表明が解除され（ステップ３８３１
）、ＮＸＭハンドラが完了する（ステップ３８３２）。
実際のＮＸＭ誤りがあった場合、システム故障誤りアド
レス・レジスタ８６５は読み取られる（ステップ３８２
０）。システム故障誤りアドレス・レジスタ８６５は、
記憶場所のアドレスをメモリ・アレイに格納している。
次のステップは、メモリ・アドレスをメモリ・マツプに
配列された有効記憶場所と比較することである（ステッ
プ３８２６）。この比較の目的は、ハードウェア誤りを
ソフトウェア誤りと識別することである。
ＮＸＭ誤りが検出される３つの異なる状況がある。最初
の状況は、システムがブーティングアップ（ｂｏｏｔｉ
ｎｇ　ｕｐ）　シており、メモリが、メモリ・アップを
形成するために、大きさ合せられている状態である。ブ
ーティング中に、ソフトウェアは、メモリ・アレイ６０
０内の有効と無効の記憶場所を調べている。この状況が
誤りを発生することを防止するため、報告もまた、メモ
リ探査中にシステムＩＰＬを高めることにより、ブーツ
時のメモリ探査の間、使用不能にされる。かようにして
、ＮＸＭ誤リハリハンドラえられない。
ＮＸＭ誤りが検出される第２の状況は、メモリアレイ６
００の特定の部分が、メモリマツプが形成されていた時
に有効であったとしても、メモリ・モジュール６０が、
その特定部分を使用不能にしたハードウェア故障を受け
た場合である。例えば、これは、メモリアレイ・カード
の１つが、動作中にシステムから簡単に取り除かれる場
合である。これはハードウェア故障であり、対応するＣ
ＰＵモジュールの確実な動作を不可能にする。
ＮＸＭ誤りが発生する第３の状況は、ソフトウエアが無
効なメモリ・アドレスを生成する場合である。この状況
では、ソフトウェアは間違っている。
これらの３つのケースは、現在の状況において区別する
ことが可能である。上述のように、第１状況は、ＮＸＭ
誤リハリハンドラ入させないことにより区別される。次
の２つの状況は、ＮＸＭ誤りが有効な記憶場所とメモリ
マツプで検出された時に、メモリアドレスを点検するこ
とによって区別される（ステップ３８２６）。明らかな
ように、ゾーンのメモリモジュールがハードウェア故障
を受け、さらに現在の記憶場所がマツプ内の有効な場所
であるが、ある理由ですでに有効でない場合、ＣＰＵ／
ＭＥＭ故障は強制される（ステップ３８２８）。
このようにして、ＣＰＵ／ＭＥＭ故障により、ハードウ
ェア誤り処理ルーチンが、効率低下デュプレクスあるい
はマスク／スレーブ・モードにおいて動作を続行するた
めに、システムを再構成することが出来るので、現在実
行中の作業は引続いて実行される。
しかし、現在の記憶場所が無効な場所であり、有効なメ
モリマツプに存在しないことが確認されたならば、シス
テムは、ソフトウェアは間違っており、衝撃ダンプと誤
りログは行わなければならないと決定する（ステップ３
８３０）。これら２つのケースが行われた後に（ステッ
プ３８２８と３８３０）、ＮＸＭビットは表明が解除さ
れ（ステップ２９３１）、次にＮＸＭ誤りハンドラは退
場させられる（ステップ３８３２）。ＮＸＭビットの表
明が解除された後、入出力装置へのアクセスは、上述の
ように行われる。
３つのタイプの各ハードウェア誤り回復において、ソフ
トウェア処理プロセスは、誤りの原因または場所を検出
するハードウェア誤り回復手順の後に、可能ならば使用
される。そのほかに、ソフトウェア誤り処理は、故障が
ないこと、及びシステムは、通常の完全デコプレクス・
モードにおいて再始動出来ることとを決定する。一方で
、ソフトウェア誤り処理の間に、モジュールが不良であ
り、従ってモジュールは、マークされることが決定され
る。
要約すると、割込みサイクルがシステムｌＯにより達成
される時にのみ、システムｌＯがソフトウェア誤り回復
を行うことが出来るようにすることにより、誤りが検出
された時に実行中のオペレーションへのインパクトは、
最小になる。ハードウェア誤り回復は、誤り処理の通常
実行データ処理命令への透明伝送機構を容易にする。入
出力装置を“ブラックホール”ヘマッピングし、それに
よって、装置のドライバーに、誤り点検前に多くの入出
力命令を完了せしめることにより、最初の誤り検出後に
誤りがほかに検出されないならば、入出力オペレーショ
ンは正確に行われ、不適切に割り込まれないことを保証
するために必要なオーバヘッドを最小にする。
３、　レールの固有データからシステム・データへの変
換 故障許容計算システムにおける誤り処理のある条件の下
で、データは生成され、ゾーン１１またはｌビの単一レ
ールに固有のものである。本発明の好適実施例において
、レール固有データは、ＣＰＵ／ＭＥＭ故障の後に、診
断誤りレジスタ８８０に格納される。しかし、レール固
有データは、診断レジスタ８８０に制約されない。診断
誤り分析中に、レール固有データは、試験中のレジスタ
により、多くの場所で生成する。
データ処理装置２０または２０′が、レール固有データ
を１つの場所からほかへ移動しようとするか、あるいは
、何かの方法で使用しようとする場合、通常の誤り検出
回路、例えば、データ比較１０００及び１０００’は、
各レールのデータは同一でないので、誤りの信号を送る
。従って、転送中に誤りの発生を防止するため機構が必
要とされる。
さらに、レール固有データが、ゾーンに共用のデータに
変換された場合、ゾーン１１とｌビのデータの間に不一
致があるので、固有データは故障許容システムにより未
だ使用出来る状態ではない。このデータを分析するため
、各データ処理装置２０と２０′に存在するデータの１
つの一貫性のあるコピーがあるように、データはさらに
システムデータへ変換されなければならない。このデー
タ変換は、ロックステップ同期化状態で運転中の４つの
ＣＰＵ４０，５０．４０’、５０’と共に行わなければ
ならない。
レール固有データからゾーン固有データへの変換は、同
じ手順がゾーン１ビのデータ処理装置２０′により行わ
れることを理解した上で、実例説明のために、ゾーン１
１とデータ処理装置２０に関して説明する。
第３９図に図示されているように、レール固有データか
らシステムデータへの変換手順の本発明の好適実施例に
おいて、コンピュータシステム１０のＩＰＬ（割込み優
先順位）は、間違い比較の誤りによって、ソフトウェア
誤り処理ルーチンが行われるレベルよりも高められる（
ステップ３９１０）。
このＩＰＬにおいて、コンピュータシステムｌＯは、シ
ステム誤り割込みレベルより高い優先レベルを有する割
込みを受は入れるだけである。
誤り報告システムは、また、メモリ制御器７０と７５に
おいて使用不能にされる（ステップ３９１２）。
メモリ制御器７０と７５内の誤り報告は、誤り使用不能
ビット８７８を、ＡＮＤゲート８５６への入力であるメ
モリ制御器ステータスｅレジスタにセットすることによ
って、使用不能になる。
特定のレジスタからのレール固有データは、これは、例
えば、診断誤りレジスタ８８０からのデータであるが、
対応するメモリ制御器７０と７５のそれぞれにある診断
誤りレジスタから、作業用メモリ（ｓｃｒａｔｃｈ　ｐ
ａｄ　ｍｅｍｏｒｙ）　４５と５５へ移動される（ステ
ップ３９１４）。作業用メモリ４５と５５は、メモリ制
御器７０と７５の“上位”に位置しており、従ってすべ
ての誤りチエッカ−を通過しない。
作業用メモリ４５と５５内のこのデータは、メモリモジ
ュール６０へ移動する。最初に、書込みオペレーション
が行われ、これで、作業用メモリ４５と５５のデータは
、メモリモジュール６０へ最初の場所に書き込まれる（
ステップ３９１６）。
システム省略再構成は、データを、主レールからメモリ
モジュール６０のアドレスされた記憶場所へ書き込む。
最初の記憶場所へのこの書込み動作により、作業用メモ
リ４５からメモリモジュール６０へ読み込まれるデータ
が生成する。
対称の作業用メモリ５５からのデータは、２の動作を必
要とするメモリモジュールへ書き込まれる。最初に、メ
モリ制御器７５内のメモリ・バス変換が可能とならなけ
ればならず、メモリ制御器７０内のその変換は、使用不
能にならなければならない（ステップ３９１８）。これ
は、対称バス・ドライバ・使用可能ビット８７９をメモ
リ制御器ステータス・レジスタ８７６にセットすること
により、達成される。次に、メモリモジュール６０は、
対称メモリ制御器７５からのデータに関してＦＣＣを選
択することを指令される（ステップ３９２０）。
次に、もう１つの書込み動作が実行され、作業用メモリ
４５と５５のデータは、作業用メモリ４５と５５とから
最初に書き込まれた場所（ステップ３９１６）と異なる
第２の記憶場所へ書き込まれる（ステップ３９２２）。
対称レールは、書込み動作のデータ源と選定されている
ので、第２の記憶場所へのこの書込み動作により、作業
用メモリ５５からのデータは、メモリモジュール６０内
の第２の記憶場所へ書き込まれる（ステップ３９１８と
ステップ３９２０）。
この一連のオペレーションによって、レール固有データ
はゾーン固有データへ変換する。ゾーン１１の各レール
に位置するレジスタからのデータは、現在では、メモリ
モジュール６ｏ内にあって、間違い比較を起すこともな
く、データ処理装置２゜により使用される。ここで、こ
れらのゾーンは、前に使用した作業用メモリ４５と５５
内の特定の場所をクリアしくステップ３９２４）　、メ
モリモジュールの主レールを選定しくステップ３９２６
）、対称バス・ドライバ使用可能ビット８７９を再セッ
トしてメモリ制御器７５内の対称レール・バス・ドライ
バーを選定から解除しくステップ３９２８）、該当する
誤りと診断のレジスタをクリアしくステップ３９３０）
、ソフトウェアをメモリ制御器７０と７５とに再セット
（ステップ３９３２）などの一連の操作を行うことより
、その正常な状態にセットされて戻される。
ＩＰＬが、システムが割込みを受は入られるレベルに復
帰した後（ステップ３９３４）、システム１０は、各メ
モリモジュール６０と６０′内の２つのアドレスに格納
されたゾーン固有データを、全システムにより使用可能
なデータへ変換する。
ゾーン固有データをシステムデータへ変換するために、
通信レジスタ９０６が利用される。通信レジスタ９０６
は、ゾーンの間で変換されるべき固有データを保持する
ために使用される。前述のように、書込み用通信レジス
タのアドレスは、ゾーン・アドレス空間内にある。かよ
うにして、ロックステップ動作の間、両方のゾーンは、
通信レジスタを各ゾーンに同時に書き込むことが出来る
。
しかし、読取り用の通信レジスタ９０６のアドレスは、
システム・アドレスの空間にある。このように、ロック
ステップ動作中の２つのゾーンは、通信レジスタを使用
して、ゾーン固有データを同時に読むことが出来る。
ゾーン固有データをシステムデータへ変換する方法は、
第４０図の手順４０００に示されている。
最初に、両方のデータ処理装置２０と２０′は、希望の
場所を各メモリモジュールから各通信レジスタへ書き込
む（ステップ４０１０）。次に、両方のデータ処理装置
は、そのデータを通信レジスタ９０６からメモリモジュ
ール６０と６０′へ書き込む（ステップ４０２０）。そ
れから、両方のデータ処理装置２０は、そのデータを通
信レジスタ９０６′からメモリモジュール６０と６０′
へ書き込む（ステップ４０３０）。ここで、すべてのゾ
ーンは、同一データを有する。
レール固有データの場合のように、異なるデータを有す
る複数のメモリモジュール・ロケーションがある場合、
手順４０００が、各ロケーションについて繰り返される
。
【図面の簡単な説明】
第１図は、本発明を実施する故障許容コンピュータ・シ
ステムの好適な実施例のブロック図である。 第２図は、第１図の故障許容コンピュータ・システムを
有する物理的ハードウェアを示す。 第３図は、第１図の故障許容コンピュータ・システムに
示すＣＰＵモジュールのブロック図である。 第４図は、第１図に示すコンピュータ・システムの相互
に接続されたＣＰＵモジュールとＩ１０モジュールのブ
ロック図を示す。 第５図は、第１図に示す故障許容コンピュータ・システ
ムのメモリ・モジュールのブロック図を示す。 第６図は、第５図に示すメモリ・モジュールの制御ロジ
ックの構成要素の詳細図である。 第７図は、第３図に示すＣＰＵモジュールのプライマリ
・メモリ制御装置の部分ブロック図を示す。 第８図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のＤＭＡエンジンのらブロック図である。 第９図は、第３図のＣＰＵモジュールのプライマリ・メ
モリ制御装置のエラー処理回路図である。 第１Ｏ図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの幾つかのレジスタの図である。 第１１図は、第３図に示すＣＰＵモジュールのクロスリ
ンクに制御信号を流す構成要素のブロック図である。 第１２図は、第３図に示すＣＰＵモジュールのプライマ
リ・クロスリンクにデータとアドレス信号を流す構成要
素のブロック図である。 第１３図は、第３図に示すＣＰＵモジュールのクロスリ
ンクの状態を示す状態図である。 第１４図は、第１図の故障許容コンピュータ・システム
のタイミング・システムのブロック図である。 第１５図は、第１４図のタイミング・システムによって
発生されるクロック信号のタイミング図である。 第１６図は、第１４図に示すタイミング・システムの位
相検出器の詳細図である。 第１７図は、第１図のコンピュータ・システムのＩ１０
モジュールのブロック図である。 第１８図は、第１７図に示すＩ１０モジュールのファイ
ヤウオールの構成要素のブロック図である。 第１９図は、第１図のコンピュータ・システムのクロス
リンク経路の構成要素の詳細図である。 第２０Ａ図ないし第２０Ｅ図は第１図のコンピュータ・
システムのデータ・フロー図である。 第２１図は、リセット信号の流れを示すゾーン２０のブ
ロック図である。 第２２図は、第３図に示すＣＰＵモジュールのリセット
に含まれる構成要素のブロック図である。 第２３図は、クロック・リセット回路の図である。 第２４図は、第１図のコンピュータ・システムの全ハー
ドウェア誤り処理手順を示す流れ図であプロセス内のＣ
ＰＵ入出力誤り処理手順の流れ図である。 第２６図は、第１図のコンピュータシステムの誤り処理
手順に使用された誤り回線と各種構成要素を示す構成図
である。 第２７図は、第１図のコンピュータシステム内の追跡Ｒ
ＡＭの位置を示す構成図である。 第２８図は、第１図のコンピュータシステムの追跡ＲＡ
Ｍの構成図である。 第２９図は、第２４図の全ハードウェア誤り処理手順内
ＤＭＡ誤りらの回復手順を示す流れ図である。 第３０図は、第２４図のプロセス内ＣＰＵ／ＭＥＭ故障
の処理手順を示す流れ図である。 第３１図は、第１図のコンピュータシステムの全ソフト
ウェア誤り処理手順を示す流れ図である。 第３２図は、第３１図のＣＰＵ入出力誤りハンドラを示
す流れ図である。 第３３図は、第３２図の故障装置ハンドラを示す流れ図
である。 第３４図は、第１図のコンピュータシステムに使用され
たシステム・アドレス変換表の説明図である。 第３５図は、第１図のコンピュータシステムに使用され
た装置ドライバーの例の説明図である。 第３６図は、第３１図のＣＰＵ／ＭＥＭ故障ホルダーの
流れ図である。 第３７図は、第３１図のクロック誤りハンドラの流れ図
である。 第３８図は、第３１図のＮＸＭ誤りハンドラの流れ図で
ある。 第３９図は、第１図のコンピュータシステムのレール固
有データからゾーンデータへの変換手順を示す流れ図で
ある。 第４０図は、ゾーンデータからシステムデータへの移動
手順の流れ図である。 ＤＭＡ 誤り 手 続 補 正 書 （方式） ％式％ ３、補正をする者 事件との関係

Claims (11)

    【特許請求の範囲】
  1. （１）ほぼ同時に同一の機能のシーケンスを実行する２
    つの部分からなる処理要素のセット、前記データ要素の
    セットの両方により共有されている共通リソース、前記
    要素のセットの両方によりアクセス可能な一時記憶装置
    、及び２つの部分からなる要素のセットの各々において
    、要素間で転送されている異なるデータの存在を検出す
    るためのエラーチェッキング機構を備えている二重レイ
    ルデータ処理システムにおいて、データ要素の２つの部
    分からなるセットのうちの第１の１つだけにアクセス可
    能である、特定のデータを、要素のセットのうちの第２
    の１つへと転送する方法であって、 前記エラーチェッキング機構をディスエイブルし、 前記特定のデータを、前記第１のデータ要素のセットか
    ら、前記一時記憶装置内の第１の場所に転送し、 前記一時記憶装置内の前記第１の場所の内容を前記共通
    リソースに読み出すという、データ処理システムにより
    実行される段階を備えることを特徴とする方法。
  2. （２）請求項（１）記載の方法においてさらに、特定の
    データが、データ要素の前記セットの両方へと転送され
    た後、前記エラーチェッキング機構を再びエネイブルに
    する段階を備える方法。
  3. （３）請求項（１）記載の方法において、データ要素の
    第１と第２のセットは各々、前記特定のデータを記憶す
    るためのレジスタを備えており、 前記特定のデータを、前記第１のデータ要素のセットか
    ら前記一時記憶装置内の第１の場所に転送する段階は、 第１のデータ要素のセット内のレジスタの内容を、前記
    一時記憶装置内の第１の場所へ転送し、 第２のデータ要素のセット内のレジスタの内容を、前記
    一時記憶装置内の第２の場所へ転送し、そして、 前記一時記憶装置内の第２の場所における内容を、前記
    共通リソース内に読み出す二次段階を備える方法。
  4. （４）請求項（１）記載の方法において、前記エラーチ
    ェッキング機構をディスエイブルする段階は、データ処
    理システムのための割込みレベルを、エラーチェッキン
    グ機構により発生されたものより、より高いレベルにセ
    ットする二次段階を備える方法。
  5. （５）ほぼ同時に同一の機能のシーケンスを実行する２
    つの部分からなる処理要素のセット、前記データ要素の
    セットの両方により共有されている共通メモリ、前記要
    素のセットの両方によりアクセス可能なスクラッチパッ
    ドメモリ、及び２つの部分からなる要素のセットの各々
    において、要素間で転送されている異なるデータの存在
    を検出するためのエラーチェッキング機構を備えている
    二重レイルデータ処理システムにおいて、データ要素の
    ２つの部分からなるセットのうちの第１の１つだけにア
    クセス可能である、特定のデータを、要素のセットのう
    ちの第２の１つへと転送する方法であって、 前記エラーチェッキング機構をディスエイブルし、 前記特定のデータを前記第１のデータ要素のセットから
    、前記スクラッチパッドメモリ内の第１の場所に転送し
    、 前記スクラッチパッドメモリ内の前記第１の場所の内容
    を前記共通メモリに読み出すという、データ処理システ
    ムにより実行される段階を備えることを特徴とする方法
    。
  6. （６）請求項（５）記載の方法においてさらに、特定の
    データが、データ要素の前記セットの両方へと転送され
    た後、前記エラーチェッキング機構を再びエネイブルす
    る段階を備える方法。
  7. （７）請求項（５）記載の方法において、データ要素の
    第１と第２のセットは各々、前記特定のデータを記憶す
    るためのレジスタを備えており、 前記特定のデータを、前記第１のデータ要素のセットか
    ら前記スクラッチパッドメモリ内の第１の場所に転送す
    る段階は、 第１のデータ要素のセット内のレジスタの内容を、前記
    スクラッチパッドメモリ内の第１の場所へ転送し、 第２のデータ要素のセット内のレジスタの内容を、前記
    スクラッチパッドメモリ内の第２の場所へ転送し、そし
    て、 前記スクラッチパッドメモリ内の第２の場所における内
    容を、前記共通メモリ内に読み出す二次段階を備える方
    法。
  8. （８）二重ゾーン、二重レイルデータ処理システムにお
    いて、各々のゾーンは、ほぼ同時に同一の機能のシーケ
    ンスを実行する二重の処理要素のセットのペア、各々の
    ペアの前記データ要素のセットの両方によって共有され
    ている共通リソース、及び、２つの部分からなる要素の
    セットの各々において、要素間で転送されている異なる
    データの存在を検出するためのエラーチェッキング機構
    を備えており、２つの部分からなるデータ処理要素のセ
    ットの両方のペアもほぼ同時に同一の命令のシーケンス
    を実行しており、２つの部分からなるデータ要素のセッ
    トのうちの第１の１つのみに、データ要素のセットのも
    う一方のみに、それに第２のゾーンのデータ要素の両方
    のセットに、アクセス可能な特定のデータの、データ処
    理システムにより実行される、転送方法であって、 前記エラーチェッキング機構をディスエイブルし、 前記特定のデータを前記データ要素の第１のセットから
    前記共通リソースに転送し、 その特定のデータを、前記共通リソースから、データ要
    素のセットの各々によりアクセス可能な記憶場所へ書き
    込み、 その特定のデータ要素を、ほぼ同時に、全てのデータ要
    素のセットにより読み出すという段階を備えることを特
    徴とする方法。
  9. （９）請求項（８）記載の方法においてさらに、特定の
    データが、データ要素の前記セットの両方へと転送され
    た後、前記エラーチェッキング機構を再びエネイブルに
    する段階を備える方法。
  10. （１０）請求項（８）記載の方法において、データ要素
    の第１と第２のセットは各々、前記特定のデータを記憶
    するためのレジスタを備えており、 前記特定のデータを、前記第１のデータ要素のセットか
    ら前記一時記憶装置内の第１の場所に転送する段階は、 第１のデータ要素のセット内のレジスタの内容を、前記
    一時記憶装置内の第１の場所へ転送し、 第２のデータ要素のセット内のレジスタの内容を、前記
    一時記憶装置内の第２の場所へ転送し、そして、 前記一時記憶装置内の第２の場所における内容を、前記
    共通リソース内に読み出す二次段階を備える方法。
  11. （１１）請求項（８）記載の方法において、前記共通リ
    ソースから、データ要素のセットの各々によりアクセス
    可能な記憶場所へ、特定のデータを書き込む段階は、 書き込み用の、２つの部分からなる要素のセットのそれ
    ぞれのペアに対する特定のアドレス、及び、読み取り用
    の、全ての要素のセットが用いる、処理システム全体に
    おける特定のアドレスを有するレジスタに特定のデータ
    を書き込む二次段階を備える方法。
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