JPH03185695A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にダイナミック型ラ
ンダムアクセスメモリ構成（以下ＤＲＡＭという）のメ
モリセルアレイとこのメモリセルアレイからデータをシ
リアルに入出力する手段とを有する半導体記憶装置に関
する。

〔従来の技術〕

従来のシリアルボートを有するＤＲＡＭ構成の半導体メ
モリは、シリアル入出力端子とＤＲＡＭメモリセルアレ
イとの間で読み出しあるいは書き込まれるデータを一時
的に貯える記憶手段とじてＤＲＡＭメモリセルアレイの
ワードアドレスで選択されるビット数（たとえば、２０
４８ビツト）と等しいビット数の大容量レジスタを２個
必要としていた。

〔発明が解決しようとする課題〕

上述の様に従来のシリアルボートを有するメモリでは、
ＤＲＡＭメモリセルアレイに対する読み出し書き込みの
データを一時的に貯える記憶装置として２個の大容量の
レジスタを要するため、シリアルボートメモリを１チツ
プ上に構成する際には、このシリアルボートを追加する
分の面積の増加が大きいという問題点を有する。

したがって本発明の目的は、所要面積が小さくてよいシ
リアルボートメモリを提供することにある。

本発明の他の目的は、シリアルボート用の一時記憶装置
として容量の小さいものを用いることができるシリアル
ボートメモリを提供することにある。

〔課題を解決するための手段〕

置は、ダイナミック型うンダムアクセスメモリ構成のメ
モリセルアレイと、データをシリアルに入出力するため
のシリアル入出力端子と、前記メモリセルアレイと前記
シリアル入出力端子との間で読み出しまたは書き込みさ
れるデータを一時的に貯える少くとも２つの記憶手段で
あって各々が前記メモリセルアレイのワードアドレスで
選ばれるビット数よりも少ないビット数の記憶セルから
成る記憶手段と、前記記憶手段の一つと前記メモリセル
アレイとの間でデータの転送を行うとともに前記記憶手
段の他の一つと前記シリアル入出力端子との間でデータ
の転送を行う第一の制御手段と、前記シリアル入出力端
子と前記記憶手段との間のデータ転送中に前記メモリセ
ルアレイにリフレッシュを少くとも１回行なう第二の制
御手段とを有し、前記メモリセルアレイにおけるリフレ
ッシュの少くとも１回のサイクルと前記メモリセルアレ
イと前記記憶手段の一つとの間のデータ転送動作とが前
記記憶手段の他の一つと前記シリアル入出力端子との間
のデータ転送動作の時間内で完了することを特徴とする
。

上述した本発明の構成によれば、−時記憶手段としてト
ランジスタ数の多いレジスタを使用する代りにレジスタ
の半分のトランジスタ数で良いラッチを用いることがで
き、シリアルボートメモリを小型化することができる。

また従来のシリアルボートメモリがＤＲＡＭメモリセル
アレイのワードアドレスで選択されるビット数と等しい
ビット数のレジスタを必要としていたのに対して、本発
明ではラッチの最小ビット数＝　（ＤＲＡＭメモリセル
アレイのサイクルタイム＋リフレッシュサイクルタイム
）×シリアルボートのデータ転送速度×２とすることが
でき、最適なラッチのビット数を決定することによって
、最も小さな回路構成でシリアルボートを形成できる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例によるメモリのうち本発明
と関係のあるシリアル入出力に関連する部分のみを示し
、ＲＡＳ入力、ＣＡＳ入力その化ランダム・アクセスに
よるデータの入出力に関連する公知の部分は図示を省略
しである。第１図を参照すると、アドレス入力端子２１
はアドレス信号線群２１ａを介してロウアドレスカウン
タ３およびカラムアドレスカウンタ４と接続されている
。一方ロウアドレスカウンタ３の出力端はロウアドレス
信号線群３ａを介してロウアドレスデコーダ５に接続さ
れこの出力５ａによりメモリセルアレイ１にワードアド
レスが供給される。

他方、カラムアドレスカウンタ４の出力端より出力され
たカラムアドレス信号線群４ａはカラムアドレスデコー
ダ６と接続されこのデコーダ６の出力端から６４本のカ
ラムアドレスデコード信号線群６ａを介して１２８個の
２人力ＮＡＮＤゲート２０１〜２０１２８の各−入力端
へ接続されている。これらのＮＡＮＤゲート２０１〜２
０１２８は２個で１つのベアをなしており、各ペアの２
個のＮＡＮＤゲート（２０１と２０２．２０３と２０４
、・・・、２０１２７と２０１２８）の各−入力端には
同一のカラムアドレスデコード信号線が接続すれる。Ｎ
ＡＮＤゲート２０１〜２ｏ１２８の各ペアの一方のゲー
ト２０１，２０３，２０５．２０７．・・・、２０１２
７の他入力端はメモリリードイネーブル信号入力端子２
２から入力されるメモリリードイネーブル信号の線２２
ａに共通に接続されている。また各ベアの他方のＮＡＮ
Ｄゲート２０２，２０４，２０６，２０８．−。

２０１２８の他方の入力端は、メモリライトイネーブル
信号入力端子２３からのメモリライトイネーブル信号線
２３ａに接続されている。６４のペアをなすＮＡＮＤゲ
ート２０１〜２ｏ１２８の各ベアのゲートの出力端は６
４個の双方向バッファ１０１〜１０６４の各々の二つの
制御入力端にそれぞれ接続される。メモリリードイネー
ブル信号線２２ａとメモリライトイネーブル信号線２３
ａはラッチセレクタ７に接続され、ラッチＡ８およびラ
ッチＢ９の切替えに用いられる。双方向バッファ１０１
〜１０６４の一方の入出力端は各３２ビツトの入出力デ
ータバス１０１ａ、１０２ａ。

・・・、１０６４ａを介してセンスアンプ２に接続され
、他方の入出力端も３２ビツトのデータバス１０１ｂ、
１０２ｂ、・・・、１０６４ｂを介してラッチＡ８．ラ
ッチＢ９への共通データ入出力バス（３２ビツト）１１
０に接続されている。本実施例におけるラッチＡ８．ラ
ッチＢ９は各３２ビツトのデータを一時記憶する（その
構成は後に述べる〉。

ラッチセレクタ７の二人刃端には先に述べたようにメモ
リリードイネーブル信号入力端子２２がらのメモリリー
ドイネーブル信号線２２ａとメモリライトイネーブル信
号入力端子２３からのメモリライトイネーブル信号線２
３ａが接続されているが、カラムアドレス信号線群４ａ
の最下位ｌビット４ａａがセレクト信号としてラッチセ
レクタ７のセレクト入力端に接続されている。ラッチセ
レクタ７の出力端にはそれぞれラッチリードイネーブル
信号線７ａ１、ラッチライトイネーブル信号線７ａ２、
ラッチリードイネーブル信号線７ｂｌ、ラッチライトイ
ネーブル信号線７ｂ２が接続されている。これらの信号
！！７ａ１．７ａ２および７ｂ１．７ｂ２はそれぞれラ
ッチＡ８およびラッチＢ９に接続され、各ラッチにイネ
ーブル信号を与える。

シリアルカウンタ１０のクロック信号入力端には、クロ
ック信号入力端子２４からのクロック信号線２４ａが接
続され、またシリアルカウンタ１０の出力端はシリアル
カウンタ出力線群１０ａを介してシリアルラッチデコー
ダ１１の入力端と接続されている。このシリアルラッチ
デコーダ１１の６４本の出力端はシリアルラッチデコー
ド信号線群１１ａを介して、３２ビツトラツチＡ８．３
２ビツトラツチＢ９にその合計６４ビツトを順次選択す
るためのビット選択信号を与えるために接続されている
。ラッチＡ８．ラッチＢ９のデータ入出力端子は、シリ
アルデータ入出力線１２ａを介してシリアルデータ入出
力制御部１２に接続されている。入出力制御部、１２に
はデータ入出力端子２７からデータ入力信号線２７ａが
接続され、データ出力端子２８ヘデータ出力信号線２８
ａが接続されている。また、シリアルカウンタ１０はカ
ラムアドレスインクリメント信号線１０ｂを介してカラ
ムアドレスカウンタ４のタロツク入力端子に接続され、
カラムアドレスカウンタ４からのロウアドレスインクリ
メント信号線４ｂはロウアドレスカウンタ３のクロック
入力端子に接続されている。

ラッチライトイネーブル信号入力端子２５からのラッチ
ライトイネーブル信号線２５ａがラッチＡ８．ラッチＢ
９にそれぞれ接続され、さらにラッチリードイネーブル
信号入力端子２６からの、ラッチリードイネーブル信号
線２６ａが両ラッチ８．９に接続されている。

次に第２図を参照して、本実施例における双方向ラッチ
８，９の構成を説明する。第２図にはラッチＡ８内の１
ビツト分の双方向ラッチを示すが、ラッチＡ８にはほか
に同様の１ビツトラツチが３１個含まれており、ラッチ
Ｂ９も同様の構成になっている。１ビツトのラッチは２
つの二人力ＮＯＲゲート２３１．２３２と６つのインバ
ータ２４１〜２４６と４つのトランスファゲート２５１
〜２５４とから敗り、２つのインバータ２４３．２４６
がトランスファゲート２５１，２５２で接続されて形成
されるフリップ・フロップが１ビツトのメモリセルを構
成する。トランスファゲート２５１，２５３とインバー
タ２４２とはこのメモリセルへのメモリセルアレイ１か
らのデータの書き込みに用いられ、インバータ２４１は
メモリセルアレイ１側へのデータの読み出しに用いられ
る。また、トランスファゲート２５２，２５４とインバ
ータ２４４はフリップ・フロップへの外部からのシリア
ルデータの書き込みに、インバータ２４５は外部への読
み出しに使われる。メモリセルアレイ１から読み出され
たデータまたはメモリセルアレイ１に書き込まれるデー
タは共通データ入出力バス１１０を介して転送されるが
、メモリリードイネーブル信号入力端子２２にメモリリ
ードイネーブル信号が加えられると、後に述べる通り共
通データ入出力バス１１０ヘメモリセルアレイ１からの
データが読み出され、一方上記の信号２２ａに応じてラ
ッチセレクタ７でハイレベルのラッチ穴ライトイネーブ
ル信号７ａ２が作られ、トランスファゲート２５１をオ
フに、２５３をオンにしてバス１１０のデータをラッチ
内のフリップ・フロップメモリ・セルに書き込む。メモ
リライトイネーブル信号２３ａが入力端子２３に与えら
れると、ラッチセレクタ７によって作られたハイレベル
のラッチリードイネーブル信号７ａｌがインバータ２４
１を活性化してラッチ８内のデータを共通データ入出力
バス１１０へ読み出し、次いでメモリセルアレイ１への
書き込みが行なわれる。一方クロック信号２４ａ（第１
図〉に応じて作られたシリアルラッチデコード信号をラ
ッチ８に与える信号！１１１ａのうち図示のビットへ入
力する信号線にロウレベル信号が与えられるとＮＯＲゲ
ート２３１．２３２が活性化してこのビットのラッチと
外部との間のデータ転送が許可される。その時に端子２
５にロウレベルのラッチライトイネーブル信号２５ａが
与えられていればトランスファゲート２５４がオン２５
２がオフとなって、シリアルデータ入出力線１２ａ上に
外部２７から与えられた入力データ２７ａがラッチのメ
モリセルに書き込まれる。また端子２６にロウレベルの
ラッチリードイネーブル信号２６ａが加えられていれば
、インバータ２４５が活性化してラッチのデータがシリ
アルデータ入出力ｌ１１２ａに読み出され、出力データ
２８ａとして外部端子２８へ出力される。

次に第１図の動作を、第３図〜第５図を参照して説明す
る。先に述べたようにアドレスを入力す６　ｒＷ３．　
ＣＷ３．Ｗ”ｌ１ｍ信号はＤＲＡＭメ−ｔ−！ＪＴは一
般的であるので第１図には省略しである。また本実施例
ではデータ入出力バス１０１ａ〜１０６４ａを３２ビッ
ト単位としている。

第３図で示される様にメモリセルアレイ１のリードサイ
クルとしては、まずスタートアドレス２１ａをＲＡＳ、
ＣＡＳ信号によってロウアドレスカウンタ３、カラムア
ドレスカウンタ４に入力する。ロウアドレスカウンタ３
の出力３ａに応じてロウアドレスデコーダ５が一つのワ
ードアドレスを選択し、このワードアドレス上の２０４
８ビツトのデータがメモリセルアレイ１からセンスアン
プ２を介してデータ入出力バス１０１ａ〜１０６４ａに
読み出される。一方力ラムアドレスカウンタ４の出力４
ａに応じてカラムアドレスデコーダ６が一つの双方向バ
ッファ（たとえば１０１）を選択し、その双方向バッフ
ァへ与えるカラムアドレスデコード信号線６ａ上の信号
と、メモリリードイネーブル信号２２ａとによって上記
選択された双方向バッファ（１０１）の読み出し側のイ
ンバータが活性化され、そのバッファへ接続されている
入出力バス（１０１ａ）上の３２ビツトの読み出しデー
タが入出力バス（１０１ｂ）を介して共通データ入出力
バス１１０へ送られる。

この時、カラムアドレスの下位１ビツト４ａ’ａが゛ら
、ラッチセレクタ７がラッチＡ、ラッチＢのいずれか一
方を選択し、選択したラッチ（たとえばラッチＡ）への
ラッチ穴ライトイネーブル信号７ａ２を発生し、３２ビ
ツトのデータをラッチＡに入力する。

上記のようにし・てメモリセルアレイ１からラッチＡ８
に転送されたデータは、クロック信号２４ａに応じて発
生するシリアルラッチデコード信号１１ａによって１ビ
ツトづつ選択されデータ入出力線１２ａに読み出され、
データ出力端子２８へ出力される。

データが出力端子２８から出力され初めると同時にシリ
アルカウンタ１０とカラムアドレスカウンタ４とを結ぶ
カラムアドレスインクリメント信号１０ｂによってカラ
ムアドレス４ａが１ビツトだけインクリメントされる。

これによってラッチセレクタ７は他方のラッチ（この場
合ラッチＢ）を選択し、ラッチＢライトイネーブル信号
７ｂ２を発生してラッチＢへの書き込みを活性化する。

一方１ビットインクリメントされたカラムアドレス４ａ
によってカラムアドレスデコーダ６は他の双方向バッフ
ァ（たとえば１０２）を選択し、入出力バス１０２ａ上
の３２ビツトのデータが共通入出力バス１１０を介して
ラッチＢ９に転送される。先に選ばれたラッチ（この場
合、Ａ）のデータがすべて出力端子２８から読み出され
ると、他方のラッチ〈この場合Ｂ）を−ビットづつシリ
アルデコーダ１１が順次選択して出力端子２８からその
内容を読み出すと同時に一方のラッチ（この場合Ａ〉に
同様にメモリアレイからの読み出しデータのうちの別の
３２ビツトを書き込む。

本実施例では、シリアルボートの入出力データ転送速度
を１０　Ｍ　ｂｉｔ／ｓｅｅとし、メモリサイクルおよ
びリフレッシュサイクルをそれぞれ１μｓｅｃとしてい
るので、最小ラッチビット数は転送ビット速度×（メモ
リサイクル＋リフレッシュ時間）×２個であり、１０　
Ｍｂｉｔ／ｓｅｃ　Ｘ　（１μｓｅｃ　−’−１μｓｅ
ｃ　）Ｘ２＝４０ｂｉｔである。ここで、ラッチＡとラ
ッチＢとを切り換える為にカラムアドレスの最下位ビッ
トを使用することから最適なビット数は６４ビツトであ
る。また一方のラッチ（ラッチＡあるいはラッチＢ）の
内容をすべて読み出すのには３．２μｓｅｃ要する為他
方のラッチへのデータの書き込みと、メモリセルのリフ
レッシュとの両方をとの３．２μｓｅｃの内に終了する
ことができる。

シリアルカウンタ１０がクロック信号２４ａによって順
次読み出しビットをラッチＡおよびラッチＢの両方から
選択し両ラッチの６４ビツトの最終ビットまで選択する
と、カラムアドレスインクリメント信号１０ｂを出力し
、これを受けたカラムアドレスカウンタ４はカラムアド
レスを１ビツトインクリメントする。このようにしてカ
ラムアドレスが最終ビットに達すると（その結果、すべ
ての双方向バッファ１０１〜１０６４が選択され、読み
出された２０４８ビツトのデータがすべてラッチＡ−Ｂ
側へ転送される）、カラムアドレスカウンタ４はロウア
ドレスインクリメント信号４ｂを出力し、これを入力し
たロウアドレスカウンタ３はその内容を１ビツトインク
リメントする。その結果ロウアドレスデコーダ５は別の
ワードアドレスを選択し、メモリセルアレイ１から別の
２０４８ビツトが読み出される。

第４図はシリアル転送中のラッチＡ、ラッチＢの動作を
示したタイミングチャートである。

第４図に示すように、メモリリードイネーブル信号２２
ａを受けたラッチセレクタ７はカラムアドレスカウンタ
４の最下位アドレスビット４ａａによってラッチＡライ
トイネーブル信号７ａ２、ラッチＢライトイネーブル信
号７ｂ２のいずれかを選択出力する。この際、ラッチ内
のデータをデータ出力信号２８ａとして現在出力してい
ない方のラッチを選択する。また本実施例ではメモリサ
イクルおよびリフレッシュサイクルをそれぞれ１μｓｅ
ｃ　、シリアルボートの転送速度をＩＯＭｂｉｔ／ｓｅ
ｅとしているので、ＤＲＡＭメモリセルアレイ１へのリ
ード動作は３．２μｓｅｃに１回行われ、このメモリリ
ードサイクル間の２．２μｓｅｃにメモリリフレッシュ
サイクルを入れることによって、シリアルなデータ転送
を間断なく行うことができる。

第５図は上記の実施例に於けるライトサイクルのタイミ
ングチャートを示している。第３図のリードサイクルと
同様にロウアドレスカウンタ３、カラムアドレスカウン
タ４にスタートアドレス２１ａを入力した後、クロック
信号２４ａに同期してカラムアドレスの下位１ビツトに
よってラッチＡまたはＢが選択されてデータを順次入力
する。３２ビツト入力されると他方のラッチＢまたはＡ
がカラムアドレスがインクリメントされたことによって
選らばれ同様にクロック信号２４ａに同期して順次入力
される。この時同時に一方の３２ビツトにすでに読み込
まれたデータはメモリセルアレイ１へ書き込まれ、また
、セルのリフレッシュも行われる。同様の動作を順次繰
り返えし、カラムアドレスが最大値になると、カラムア
ドレスカウンタ４からロウアドレスカウンタ３へ結ばれ
たロウアドレスインクリメント信号４ｂによってロウア
ドレス信号３ａがインクリメントされ、順次続けてメモ
リセルアレイ１をアクセスできる。

第６図は本発明の第二の実施例を示している。

基本的な構成は第１図の実施例と同じであるが、本実施
例ではラッチを４つとしてデュアルポート化し、内部回
路を簡略化するために、ロウアドレス、カラムアドスは
カウンタに頼らず、毎回外部アドレス入力端子２１から
アドレス信号２１ａを入力し、ロウ・カラムアドレスラ
ッチ１５．１６を介してデコーダ５，６でデコードする
構成としている。ボートＡのラッチＡ１６．Ｂ１７への
シリアルデータ転送はボート八入力端子２９、入出力制
御部１２１、入出力線１２１ａを介して行なわれ、これ
らラッチのビットはボートＡのクロック信号端子３１か
らのクロックをシリアルカウンタ１１３で受け、シリア
ルラッチデコーダ１１１で得られた出力で選択される。

ボートＢについても同様に、ラッチＡ１８、Ｂ１９への
シリアルデータ転送は端子３０、制御部１２２、入出力
線１２２ａを介して行なわれビット転送はボートＢのク
ロック３２をデコード１１２して行なわれる。

さらに本実施例ではメモリサイクルを１００ｎｓｅｅの
標準ＤＲＡＭとし、また入出力ボートのデータ転送速度
を１０　Ｍ　ｂｉｔ／ｓｅｃとすると、ラッチの最小ビ
ット数は２００μｓｅｃＸ２Ｘ１０Ｍｂｉｔ／ｓｅｃ　
Ｘ　２　＝　４　ｂｉｔとできるがデュアルポートであ
るため、２つのボートのアクセスとメモリリフレッシュ
が一つのラッチの転送中に行える様にする為には４　ｂ
ｉｔラッラッ４個必要である。

これは従来では例えば１ｋＸ１にのメモリセルでは、１
０２４ｂｉｔのレジスタ×４個必要であったのに対し１
６／１０２４÷２＝７．８　Ｘ　１０−’と面積を極め
て小さくできるという利点を有する。

〔発明の効果〕

以上説明した様に、シリアルボートを有するＤＲＡＭ［
ｌｔｉ、のメモリに於いて、シリアルボート内にメモリ
セルアレイから読み出したあるいは書き込むべきデータ
を一時的に蓄える記憶手段を設け、その記憶ビット数を
シリアルボートに要求されるデータ転送速度から最も適
切なビット数に設定することによって、シリアルボート
に付随する周辺回路を大幅に削減することができ、回路
を半導体基板上に形成する際にはチップ面積の低下に貢
献するという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置のシリ
アル入出力に関連する部分を示すブロック図、第２図は
第１図の実施例で用いられる双方向ラッチの一例を示す
回路図、第３図乃至第５図は第１図の実施例の動作を説
明するためのタイミングチャート、第６図は本発明の他
の実施例の要部ブロック図である。 １・・・メモリセルアレイ、２・・・センス・アンプ、
３・・・ロウアドレスカウンタ、４・・・カラムアドレ
スカウンタ、５・・・ロウアドレスデコーダ、６・・・
カラムアドレスデコーダ、７・・・ラッチセレクタ、８
・・・ラッチＡ、９・・・ラッチＢ、１０・・・シリア
ルカウンタ、１１・・・シリアルラッチデコーダ、１２
・・・シリアルデータ入出力制御部、１３・・・トラン
スファゲート、１０１〜１０６４・・・トランスファゲ
ート、２０１〜２０１２８・・・ＮＡＮＤゲート、１４
・・・口ウアドレスラッチ、１５・・・カラムアドレス
ラッチ、１６・・・ボートＡ用ラッチＡ、１７・・・ポ
ートＢ用ラッチＢ、１８・・・ボートＢ用ラッチＡ、１
９・・ボートＢ用ラッチＢ、１２１・・・ポートＡ入出
力制御部、１２２・・・ボートＢ入出力制御部、１１３
・・・ボートＡ用シリアルカウンタ、１１４・・・ボー
トＢ用シリアルカウンタ、１１１・・・ボートＡ用シリ
アルラッチデコーダ、１１２・・・ボートＢ用シリアル
ラッチデコーダ、２３１，２３２・・・ＮＯＲゲート、
２４１〜２４６・・・インバータ、２５１〜２５４・・
・トランスファゲート、２１・・・アドレス入力端子群
、２１ａ・・・アドレス信号線群、１０ｂ・・・カラム
アドレスインクリメント信号、４ｂ・・・ロウアドレス
インクリメント信号、３ａ・・・ロウアドレス信号線群
、２２・・・メモリリードイネーブル信号入力端子、２
３・・・メモリライトイネーブル信号入力端子、２２ａ
・・・メモリリードイネーブル信号、２３ａ・・・メモ
リライトイネーブル信号、２４・・・クロック信号入力
端子、２４ａ・・・クロック信号、２５・・・ラッチラ
イトイネーブ信号入力端子、２６・・・ラッチリードイ
ネーブル信号入力端子、２５ａ・・・ラッチライトイネ
ーブル信号、２６ａ・・・ラッチリードイネーブル信号
、７ａｌ・・・ラッチリードイネーブル信号、７ａ２・
・・ラッチライトイネーブル信号、７ｂｌ・・・ラッチ
リードイネーブル信号、７ｂ２・・・ラッチライトイネ
ーブル信号、ｌｌａ・・・シリアルラッチデコード信号
線群、６ａ・・・カラムデコード信号線群、４ａ・・・
カラムアドレス信号線群、１０ａ・・・ラッチセレクト
信号線群、２７・・・データ入力端子、２８・・・デー
タ出力端子、２８ａ・・・データ出力線、２７ａ・・・
データ入力線、１２ａ・・・シリアルデータ入出力線、
１１０・・・共通データ入出力バス、１０１ａ〜１０６
４ａ、１０１ｂ〜１０６４ｂ・・・データ入出力バス、
１２１ａ・・・ボートＡデータ入出力線、１２２ａ・・
・ポートＢデータ入出力線、２９・・・ボートＡデータ
入出力端子、３０・・・ボートＢデータ入出力端子、３
１・・・ポート穴クロック入力端子、３２・・・ボート
Ｂクロック入力端子、３３・・・ポート穴エンド信号出
力端子、３４・・・ボートＢエンド信号出力端子。

Claims (1)

【特許請求の範囲】
1. 　ダイナミック型ランダムアクセスメモリ構成のメモリ
   セルアレイと、データをシリアルに入出力するためのシ
   リアル入出力端子と、前記メモリセルアレイと前記シリ
   アル入出力端子との間で読み出しまたは書き込みされる
   データを一時的に貯える少くとも２つの記憶手段であっ
   て各々が前記メモリセルアレイのワードアドレスで選ば
   れるビット数よりも少ないビット数の記憶セルから成る
   記憶手段と、前記記憶手段の一つと前記メモリセルアレ
   イとの間でデータの転送を行うとともに前記記憶手段の
   他の一つと前記シリアル入出力端子との間でデータの転
   送を行う第一の制御手段と、前記シリアル入出力端子と
   前記記憶手段との間のデータ転送中に前記メモリセルア
   レイにリフレッシュを少くとも１回行なう第二の制御手
   段とを有し、前記メモリセルアレイにおけるリフレッシ
   ュの少くとも１回のサイクルと前記メモリセルアレイと
   前記記憶手段の一つとの間のデータ転送動作とが前記記
   憶手段の他の一つと前記シリアル入出力端子との間のデ
   ータ転送動作の時間内で完了することを特徴とする半導
   体記憶装置。