JPH03185921A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH03185921A
JPH03185921A JP1324754A JP32475489A JPH03185921A JP H03185921 A JPH03185921 A JP H03185921A JP 1324754 A JP1324754 A JP 1324754A JP 32475489 A JP32475489 A JP 32475489A JP H03185921 A JPH03185921 A JP H03185921A
Authority
JP
Japan
Prior art keywords
transistor
output
channel
semiconductor integrated
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1324754A
Other languages
English (en)
Inventor
Junji Yano
純二 矢野
Masami Ato
阿藤　正己
Masakazu Iwashita
岩下　雅和
Masakazu Goto
正和 後藤
Tsukasa Miyawaki
宮脇　司
Michio Kaji
美智雄 梶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP1324754A priority Critical patent/JPH03185921A/ja
Priority to US07/627,058 priority patent/US5194764A/en
Priority to EP95113987A priority patent/EP0686975A1/en
Priority to EP90124192A priority patent/EP0432790B1/en
Priority to DE69028903T priority patent/DE69028903D1/de
Priority to KR1019900020570A priority patent/KR950001087B1/ko
Publication of JPH03185921A publication Critical patent/JPH03185921A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路に関する。
（従来の技術） 第２５図かられかるように、マイクロプロセッサやその
周辺ＬＳＩ等は、アドレス信号やデータ信号を出力する
ために多くの出力バッファＯＢをもっている。ある１６
ビツトのマイクロプロセ・ソサは、アドレス信号出力の
ために２０個の出力バッファを備えている。それらの各
出力バッファＯＢの内部回路の具体例は、第２６図及び
第２７図に示される。これらの出力バッファＯＢはタイ
ミング信号で制御されて、アドレスバスやデータバス等
のバスＢＵＳからのアドレス信号／データ信号を出力す
る。その出力時には、高低２つの電源間に直列接続され
た２つのトランジスタ（第２６図のＰ−ＭＯＳトランジ
スタＴｒｉとＮ−ＭＯＳトランジスタＴｒ２の２つのト
ランジスタ、あるいは第２７図のＮ−ＭＯＳ）ランジス
タＴｒ３、Ｔｒ４の２つのトランジスタ）のうちのいず
れか一方がオンし、他方がオフする。出力バッファＯＢ
からの出力が反転するときには、前記２つのトランジス
タのオン、オフ状態が反転する。それらのトランジスタ
の状態反転の過渡状態において、２つのトランジスタが
一時的に共にオン状態となると、それらのトランジスタ
を介して２つの電源端子間に貫通電流が流れる。第２８
図は、第２６図の出力バッファＯＢにおいて、出力反転
に伴って貫通電流が流れる様子を示したものである。
この第２８図から、出力バッファの出力が１→０゜０→
１に反転する途中の時刻１．．１２において貫通電流が
流れるのがわかる。そして、このような出力バッファＯ
Ｂは、前記タイミング信号Ｔで共通に制御される。その
ため、上記出力バッファＯＢの複数のものにおいて同時
に貫通電流が流れることになる。これらの貫通電流の総
量はアンペアオーダーにもなる。このため、内部の電源
ラインの電位が大きく変化し、誤動作を招くおそれがあ
る。
また、前記第２５図の多数の出力バッファＯＢは、前述
のように、共通のタイミング信号で動作する。よって、
例えば、出力バッファＯＢのうちの多くのものが出力を
ＨレベルからＬレベルに変化させると、半導体集積回路
の接地ピン（ＧＮＤ）に流れる瞬時電流（ラッシュカレ
ント）はアンペアオーダーになる。これにより、接地ピ
ンの電位（内部電源の電位）が上昇し、誤動作を招く。
第２９図は、タイミング信号によって、全ての出力バッ
ファＯＢからのそれぞれの出力が全てレベル１からレベ
ル０に変化し、それにより接地電位（ＧＮＤ）の電位が
上昇した様子を示している。
従来、これを防ぐため、第３０図かられかるように、タ
イミング信号が遅延手段ＤＬを介して各出力バッファＯ
Ｂに加えられるようにしていた。
これにより、第３１図かられかるように、各出力バッフ
ァＯＢの動作タイミングがずれて、ある時刻において流
れる電流値を小さなものに抑えることができる。
しかしながら、上記のように遅延手段を用いる方法には
以下のような欠点があった。即ち、通常、タイミング信
号のパルスの幅は、ＬＳＩ内部の基本クロックと同じ幅
である。このため、スピードを上げた場合には、タイミ
ング信号を遅延手段を通すと、パルスがなくなってしま
う。これを、第３２図〜第３４図を参照して説明する。
第３２図は、遅延手段の一例を示し、第３３図は出力と
してパルスが得られる正常状態、第３４図は出力として
パルスが得られなくなる異常時を示す。第３２図の遅延
手段の入力ＩＮに、第３３図（Ａ）に示すパルスを与え
ると、第３２図の各部における信号波形は（Ｂ）、　　
（Ｃ）の如くになり、最終的に第３３図（Ｄ）に示すパ
ルスが得られる。遅延時間はＤＴで表わされる。しかし
ながら、第３４図かられかるように、動作速度を上げる
ために入力パルスの幅を狭くすると、第３４図（Ｄ）か
られかるように、出力としてパルスは得られなくなる。
つまり、遅延手段を用いた場合には、半導体集積装置の
動作周波数（スピード）を上げることはできなかった。
（発明が解決しようとする課題） このように、従来は、出力レベルの変化時に出力バッフ
ァ内に貫通電流が流れて、誤動作するおそれがあった。
また、出力バッファの多くが共通のタイミング信号で同
時に動作して、誤動作するおそれがあった。この同時動
作による影響を防ぐため、各出力バッファの動作タイミ
ングをずらすようにしたものもあるが、動作スピードを
上げることができなかった。即ち、従来は、電源ノイズ
の影響を有効に抑制することができなかった。
本発明は、上記に鑑みてなされたもので、その目的は、
電源ノイズを有効に抑制することのできる半導体集積回
路を提供することにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１の半導体集積回路は、入力端に加えられた
データ格納手段からのデータに応じた２つの信号を、２
つの電源端子間に直列に接続した第１及び第２の２つの
スイッチ手段のそれぞれの制御端子に加えて、それらの
スイッチ手段の一方をオンさせ、他方をオフさせ、前記
データに応じた信号を前記２つのスイッチ手段の接続中
点から外部に出力する出力バッファを有する半導体集積
回路において、前記データのレベル変化時に、先ず前記
２つのスイッチ手段の両方を共にオフ状態とする制御信
号を前記２つのスイッチ手段のそれぞれの制御端子に加
え、その後前記データに応じた出力を得るための制御信
号を前記それぞれの制御端子に加える、貫通電流防止回
路を備えるものとして構成される。
本発明の第２の半導体集積回路は、第１の半導体集積回
路１ごおいて、前記第１及び第２のスイッチ手段は、そ
れぞれＰチャネル第１出力トランジ１ スタ及びＮチャネル第２出力トランジスタであるものと
して構成される。
本発明の第３の半導体集積回路は、第２の半導体集積回
路において、前記貫通電流防止回路は、一対の電源端子
間に接続されたＰチャネル第１トランジスタとＮチャネ
ル第２トランジスタとＮチャネル第３トランジスタの第
１トランジスタ群と、一対の電源端子間に接続されたＰ
チャネル第４トランジスタとＰチャネル第５トランジス
タとＮチャネル第６トランジスタの第２トランジスタ群
と、遅延回路と、を備え、前記入力端を、前記Ｐチャネ
ル第１トランジスタと前記Ｎチャネル第２トランジスタ
と前記Ｐチャネル第５トランジスタと前記Ｎチャネル第
６トランジスタのそれぞれのゲートに直接接続し、前記
入力端を、前記遅延回路を介してＮチャネル第３トラン
ジスタとＰチャネル第４トランジスタに接続し、前記Ｐ
チャネル第１トランジスタと前記Ｎチャネル第２トラン
ジスタの接続中点を、前記第１出力トランジスタのゲー
トに接続し、前記Ｐチャネル第５トランジスタと２ 前記Ｎチャネル第６トランジスタの接続中点を、前記第
２出力トランジスタのゲートに接続したものとして構成
される。
本発明の第４の半導体集積回路は、第１〜第３の半導体
集積回路において、前記出力バッファの複数を有し、各
出力バッファは、データ格納手段からの複数のデータの
それぞれについて同時に外部へのデータ出力動作を行う
ものとして構成される。
本発明の第５の半導体集積回路は、入力端に加えられた
データ格納手段からのデータに応じた２つの信号を、２
つの電源端子間に直列に接続した第１及び第２の２つの
スイッチ手段のそれぞれの制御端子に加えて、それらの
スイッチ手段の一方をオンさせ、他方をオフさせ、前記
データに応じた出力信号を前記２つのスイッチ手段の接
続中点から外部に出力する出力バッファの複数を有し、
それらの出力バッファはタイミング信号に同期して同時
に外部に前記出力信号を出力する半導体集積回路におい
て、前記各出力バッファにおける入力端と前記第１及び
第２の２つのスイッチ手段との間に、前記タイミング信
号によってオンするタイミングスイッチ手段を有し、そ
のタイミング手段と前記第１及び第２の２つのスイッチ
手段との間に、遅延回路が接続され、さらに前記出力バ
ッファのあるものにおける前記遅延回路の遅延時間と他
のものにおける前記遅延時間とは異なっているものとし
て構成される。
本発明の第６の半導体集積回路は、第５の半導体集積回
路において、前記各遅延回路の遅延時間は全て異なって
いるものとして構成される。
本発明の第７の半導体集積回路は、第５の半導体集積回
路において、前記遅延回路は、複数のグループに分けら
れ、各グループ中の複数の遅延回路は同一の遅延時間を
有し、各グループ間においては遅延時間が異なっている
ものとして構成される。
本発明の第８の半導体集積回路は、一対の電源端子間に
１つの第１チャネル型の第１トランジスタと２つの第２
チャネル型の第２、第３トランジスタを直列に接続し、
前記第１トランジスタのゲートと、前記第２、第３トラ
ンジスタのいずれか一方のトランジスタのゲートとをそ
れぞれ入力端に接続し、前記第２、第３トランジスタの
他方のトランジスタのゲートと前記入力端とを遅延回路
を介して接続し、前記第１トランジスタと前記第２トラ
ンジスタの接続中点を出力端に接続したものとして構成
される。
本発明の第９の半導体集積回路は、第８の半導体集積回
路において、前記第１トランジスタはＰチャネルトラン
ジスタであり、前記第２、第３トランジスタはＮチャネ
ルトランジスタであるものとして構成される。
本発明の第１０の半導体集積回路は、第９の半導体集積
回路において、前記第１トランジスタは前記一対の電源
端子のうちの高圧側端子に接続され、前記第３トランジ
スタは前記一対の電源端子のうちの低圧側端子に接続さ
れているものとして構成される。
本発明の第１１の半導体集積回路は、第８の半５ 導体集積回路において、前記第１トランジスタはＮチャ
ネルトランジスタであり、前記第２、第３トランジスタ
はＰチャネルトランジスタであるものとして構成される
。
本発明の第１２の半導体集積回路は、第１１の半導体集
積回路において、前記第１トランジスタは前記一対の電
源端子のうちの低圧側端子に接続され、前記第３トラン
ジスタは前記一対の電源端子のうちの高圧側端子に接続
されているものとして構成される。
（作　用） 本発明の第１〜第４の半導体集積回路においては、第１
及び第２のスイッチ手段が共にオフの出力がハイインピ
ーダンス状態において、出力レベルが切り換えられる。
このため、第１及び第２スイッチ手段が共にオンして、
貫通電流が流れることはない。
本発明の第５〜第７の半導体集積回路においては、遅延
回路によって全ての出力バッファがタイミング信号で同
時に動作するのが防がれる。しか６ も、前記遅延回路は、タイミングスイッチ手段の後段に
設けられているため、高速動作に対応することができる
。
本発明の第８〜第１２の半導体集積回路においては、入
力信号のノイズが除去され、あるいは入力信号の立ち上
がり又は立ち下がりのエツジが遅延される回路が、従来
よりも少ない数のトランジスタによって実現でき、よっ
てこれらの回路を前述の１１〜第９の発明の出力バッフ
ァに用いた場合には製品の小型化に寄与することになる
。
（実施例） 第１図〜第８図は、出力レベル変化時に出力バッファＯ
Ｂ内において貫通電流が流れるのを防止するための第１
〜第４実施例の回路及び動作タイミングチャートを示す
。
これらの第１〜第４実施例のいずれにおいても、出力端
側の２つの出力トランジスタ（Ｐ型及びＮ型トランジス
タ）Ｔｒｉ、Ｔｒ２の両方を、出力信号のレベル変化に
先立ってオフ状態（出力レベル：ハイインピーダンス１
（１ｇｈＺ）とし、この状態においてトランジスタＴｒ
ｌ、Ｔｒ２のいずれか一方をオンとし、他方をオフとし
、貫通電流を防ぎつつ出力レベルを決定するようにした
ものである。
以下に、第１図〜第８図を参照して、個別に説明する。
第１図において、入力端ＩＮはインバータＩＶ１に接続
されている。インバータＩＶＩの出力端は、トランジス
タＴｒｌｌを介して出力トランジスタＴｒｌのゲートに
接続されると共に、トランジスタＴｒ１２を介して出力
トランジスタＴｒ２のゲートに接続されている。トラン
ジスタＴｒ１１、Ｔｒ１２には、それぞれトランジスタ
Ｔｒ１３、Ｔｒ１４が並列に接続されている。トランジ
スタＴｒｌ、Ｔｒ２のゲートは、トランジスタＴｒ１５
．Ｔｒ１６でそれぞれプルアップ、プルダウンされてい
る。さらに、インバータＩＶＩの出力側に遅延回路ＤＬ
Ｉに接続されている。その遅延回路ＤＬＩの出力側は、
トランジスタＴｒｌｌ、Ｔｒ１２のゲートに接続される
と共に、インバーターＶ２に接続さている。そのインノ
く−タＩＶ２の出力側は、トランジスタＴｒ１３〜Ｔ　
ｒ　１６のゲートに接続されている。
上記第１図の回路は、以下のように動作する。
即ち、第２図において、時刻ｔ１において入力端ＩＮへ
の信号が立ち下がると、インバーターＶ１により点Ａ１
のレベルが立ち上がる。この立ち上がりがトランジスタ
Ｔｒｌｌを介して点ＣＩに伝わり、ここのレベルを立ち
上げる。この点Ｃ１の立ち上がりにより出力トランジス
タ（Ｐ型）Ｔｒｌはオフする。このとき、点ＤＩはＬレ
ベルにあり、トランジスタＴｒ２もオフしている。よっ
て、時刻１１以後は、出力レベルがノ＼イインピーダン
ス状態となる。この後、時刻ｔ２に、点Ａ１の立ち上が
りは遅延回路ＤＬＩを介して遅延して点Ｂ　に伝わる。
点Ｄ１の立ち上がりにより、出力トランジスタＴｒ２が
オンし、出力端ＰのレベルがＬに落ちる。以上の動作は
、第２図の時刻ｔ１゜ｔ２近傍に付した湾曲した矢印に
よって理解できよう。トランジスタＴｒ２のオンは、遅
延回路９ ＤＬＩによる遅延時間Ｆの間に、即ち、トランジスタＴ
ｒｉ、Ｔｒ２が共にオフのハイインピーダンス状態の間
において行われるため、トランジスタＴｒｌ、Ｔｒ２を
介して貫通電流が流れることはない。これにより、電源
ラインの電位変化が抑えられる。
また、入力端ＩＮへの信号の立ち上がりに伴う出力端Ｐ
の立ち上がりも、上記と同様にして、トランジスタＴｒ
ｌ、Ｔｒ２が共にオフ状態において行われる。そのため
、この場合においても貫通電流の発生は抑えられる。こ
の場合の動作の詳細な説明は省略するが、第２図のｔ　
ａ　、　　ｉ　４近傍に付した湾曲した矢印によって理
解できよう。
次に、第３図の回路について説明する。
一対の電源■。ｅ”ＳＳ間にトランジスタＴｒ２１〜Ｔ
ｒ２３．Ｔｒ２４〜Ｔｒ２６がそれぞれ直列に接続され
ている。入力端ＩＮはトランジスタＴｒ２１．Ｔｒ２２
のゲート及びトランジスタＴｒ２５．Ｔｒ２６のゲート
にそれぞれ接続されている。さらに、入力端ＩＮは遅延
回路ＤＬ２を０ 介してトランジスタＴｒ２３．Ｔｒ２４のゲートに接続
されている。トランジスタＴｒ２１．Ｔｒ２２の接続中
点はトランジスタＴｒｉのゲートに接続されている。ト
ランジスタＴｒ２５．Ｔｒ２６の接続中点はトランジス
タＴｒ２のゲートに接続されている。
上記第３図の回路は、以下のように動作する。
即ち、時刻ｔ１において入力端ＩＮの信号のレベルが立
ち下がると、トランジスタＴｒ２１がオンして点Ｂ２の
レベルが立ち上がる。点Ｂ２のレベルの立ち上がりによ
り出力トランジスタＴｒ１がオフする。このとき、点Ｃ
２はＬレベルにあることから、出力トランジスタＴｒ２
もオフしている。
つまり、出力トランジスタＴｒｉ、Ｔｒ２は共にオフし
て、いわゆる出力レベルがハイインピーダンス状態にあ
る。時刻１１における入力端ＩＮのレベルの立ち下がり
は、遅延回路ＤＬ２を介して時刻ｔ２に点Ａ２に伝わる
。点Ａ２の立ち下がりにより、トランジスタＴｒ２４が
オンし、点Ｃ２のレベルが立ち上がる。これにより、ト
ランジスタＴｒ２がオンして、出力端Ｐのレベルが立ち
下がる。つまり、トランジスタＴｒ２のオンは、トラン
ジスタＴｒｉ、Ｔｒ２が共にオフになっている状態で行
われるため、貫通電流が流れることはない。
また、入力端ＩＮへの信号の立ち上がりに伴う出力端Ｐ
の立ち上がりも、上記と同様にして、トランジスタＴｒ
ｌ、Ｔｒ２が共にオフ状態において行われる。そのため
、この場合においても貫通電流の発生は抑えられる。こ
の場合の動作の詳細な説明は省略するが、第４図のｔａ
、ｔ４近傍に付した湾曲した矢印によって理解できよう
。
次に、第５図の回路について説明する。
一対の電源端子Ｖｅｃ”ｓｓ間にトランジスタＴｒ３１
〜Ｔｒ３３及びＴｒ３４〜Ｔｒ３６がそれぞれ直列に接
続されている。アウトプットイネーブル信号入力端（Ｏ
Ｅ入力端）が、トランジスタＴｒ３６．Ｔｒ３５のゲー
トに接続され、且つインバータＩＶ３を介してトランジ
スタＴ　ｒ　３１゜Ｔ「３２のゲートに接続されている
。入力端ＩＮがトランジスタＴｒ３Ｂ、Ｔｒ３４に接続
されている。トランジスタＴｒ３１．Ｔｒ３２の接続中
点及びトランジスタＴｒ３４．Ｔｒ３５の接続中点が貫
通電流防止回路３０のトランジスタＴｒ１１に接続され
ている。トランジスタＴｒ３２゜Ｔｒ３３の接続中点及
びトランジスタＴｒ３５゜Ｔｒ３６の接続中点がその防
止回路３０の点Ａ３に接続されている。この防止回路３
０は、第１図の貫通電流防止回路１０とほぼ同様の構成
を有し、よって四−の要素には１．４１−の符号を付し
ている。
上記第５図の回路は以下のように動作する。即ち、時刻
１１での入力端のレベルの立ち下がりによりトランジス
タＴｒ３３．Ｔｒ３４はそれぞれオフ、オンする。トラ
ンジスタＴｒ３３のオフにより点Ａ３のレベルは立ち上
がる。また、トランジスタＴｒ３４のオンにより点Ｃ３
のレベルが立ち上がる。以下は、第６図に付した湾曲し
た矢印かられかるように第１図の場合と同様に動作する
。
即ち、出力トランジスタＴｒｌ、Ｔｒ２の共にオフ状態
時に出力トランジスタＴｒ２がオンして、出力端Ｐのレ
ベルが立ち下がる。
以上の動作は、入力端ＩＮのレベルが時刻ｔ３で立ち上
ったときも略同様である。このときの動作は、第６図の
時刻１３．１４近傍に付した湾曲した矢印によって理解
できよう。
次に、第７図の回路について説明する。
貫通電流防止回路４０内において、一対の電源Ｖａａ”
ｓｓ間にトランジスタＴｒ２１〜Ｔｒ２５゜Ｔ「２６〜
Ｔｒ３０がそれぞれ直列に接続されている。トランジス
タＴｒ２２．Ｔｒ２３の接続中点が出力トランジスタＴ
ｒｉのゲートに接続されている。このゲートはトランジ
スタＴｒ３１によってプルアップされている。トランジ
スタＴｒ２８、Ｔｒ２９の接続中点が出力トランジスタ
Ｔｒ２のゲートに接続されている。このゲートはトラン
ジスタＴｒ３２によってプルダウンされている。
アウトプットイネーブル信号入力端（ＯＥ入力端）が、
トランジスタＴｒ２１．Ｔｒ２６．Ｔｒ３２のゲートに
接続され、且つインバータＩＶ４を介してトランジスタ
Ｔｒ２５．Ｔｒ３１．Ｔｒ３０に接続されている。入力
端ＩＮは、トランジスタＴｒ２２．Ｔｒ２３．Ｔｒ２８
．Ｔｒ２９に接続され、且つ遅延回路ＤＬ３を介してト
ランジスタＴｒ２４．Ｔｒ２７に接続されている。
上記第７図の回路は以下のように動作する。即ち、時刻
１１における入力端でのレベルの立ち下がりにより、ト
ランジスタＴｒ２２がオンし、点Ｂ４のレベルが立ち上
がり、トランジスタＴｒｌがオフ状態となる。このとき
、点Ｃ４はＬレベルにより、トランジスタＴｒ２もオフ
状態にある。
つまり、２つのトランジスタＴｒｉ、Ｔｒ２が共にオフ
して、いわゆるハイインピーダンス状態にある。この後
、時刻ｔ１での立ち下がりが遅延回路ＤＬ３を介して点
Ａ４に伝わり、時刻ｔ２で点Ａ４のレベルが立ち下がる
。点Ａ４の立ち下がりによりトランジスタＴ「２７がオ
ンし、点Ｃ４のレベルが立ち上がる。点Ｃ４の立ち上が
りによりトランジスタＴｒ２がオンし、出力端Ｐのレベ
ルが立ち下がる。トランジスタＴｒ２のオンは、トラン
ジスタＴｒｌ、Ｔｒ２が共にオフのハイインピーダンス
状態において行われるため、トランジスタＴｒｉ、Ｔｒ
２を介して１貫通電流が流れることはない。
また、時刻ｔ３での入力端ＩＮへの信号の立ち上がりに
伴う出力端Ｐの立ち上がりも、上記と同様にして、トラ
ンジスタＴｒｌ、Ｔｒ２が共にオフ状態において行われ
る。そのため、この場合においても貫通電流の発生は抑
えられる。この場合の動作の詳細な説明は省略するが、
第８図のｔａ。
ｔ４近傍に付した湾曲した矢印によって理解できよう。
第９図は、出力バッファＯＢの動作時間をずらすように
した実施例の要部の回路図である。即ち、バスＢＵＳか
らの信号（アドレス信号／データ信号）が人力される出
力バッファＯＢの入力端ＩＮは、インバータＩＶ６、ト
ランジスタＴｒ４１を介して遅延回路Ｄ１　（Ｄ２〜Ｄ
ｎ）に接続されている。この遅延回路Ｄ１の出力端は、
トランジスタＴｒ２のゲートに接続されると共に、イン
バ−夕ＩＶ７を介してトランジスタＴｒｌのゲートに接
続されている。第９図においては１つの出力バッファＯ
Ｂについてのみ内部回路を示したが、他の出力バッファ
ＯＢの内部回路も図示のものとほぼ同じである。ただし
、各出力バッファＯＢ中の遅延回路Ｄ１〜Ｄｏの遅延時
間は、Ｄｌからり。
にいくに従って少しずつ大きくなるようにしている。従
って、今、タイミング信号Ｔが出力されると、それは各
出力バッファＯＢのトランジスタＴｒ４１に同時に加え
られる。しかしながら、遅延回路Ｄ１〜Ｄｎの遅延時間
は少しずつ異なっているため、出力バッファＯＢは第９
図において左側にあるものから右側にあるものにかけて
、順次、ある時間差をもって動作していくことになる。
これにより、先ず、出力端Ｐ１に出力が得られ、次に出
力端Ｐ２に出力が得られ、このような動作が順次行われ
る。このようにすれば、動作周波数が速くなっても対応
でき、且つ接地ピンに流れるピーク電流値も小さくして
誤動作を防ぐことができる。
７ 上記遅延回路による遅延時間は、上記のように全ての出
力バッファ毎に変えてもよいが、複数個まとめて同じ遅
延量としてもよい。即ち、例えば、出力端Ｐ　１　””
　Ｐ　４．Ｐ　５〜Ｐ８．・・・のように、４つずつの
グループとし、各グループは同時に動作するようにして
もよい。
上記遅延回路は、各種の具体的構成を採ることができる
。例えば、第１０図〜第１２図に示すように、インバー
タＩＶの複数を直列に接続したもの、抵抗、コンデンサ
及びこれらを組み合わせたもの等を用いることができる
。そして、遅延量をずらすには、インバータを構成する
トランジスタのサイズを変える、接続するインバータ数
を増減する、抵抗の値を変える、コンデンサの大きさを
変える、等の手段がある。
前記第３図の貫通電流防止回路２０における遅延回路Ｄ
Ｌ２と３つのトランジスタＴｒ２’ｌ〜Ｔｒ２３とを組
み合わせた第１の回路、及び遅延回路ＤＬ２と３つのト
ランジスタＴｒ２４〜Ｔｒ２６とを組み合わせた第２の
回路は、それぞれ、８ 単独で、入力信号の立ち上がり及び立ち下がりのいずれ
か一方を遅延させる回路、又は入力信号に重畳してきた
ノイズを除去するノイズ除去回路として用いることがで
きる。
即ち、上記第１の回路は、第１５図に示される。
この回路は等価的な第１３図の如くに示される。
この回路の動作は第１６図〜第１８図に示される。
第１６図は、ノイズ除去動作を示す。第１６図において
、今、入力端ＩＮへの信号はノイズＮが重畳していると
する。このノイズＮはトランジスタＴｒ２１に伝わり、
出力はハイインピーダンス（トライステート）状態とな
る。ただし、この回路は、内部信号で使用されるため負
荷は無視できる程小さく且つこの期間■は短いので、出
力Ｃは前のＨレベルに保たれる。この後、このノイズＮ
は遅延回路ＤＬ２で遅延されて点Ｂに伝わる。しかし、
このときトランジスタＴ「２３はオフしているため、出
力Ｃにノイズは表われない。
第１７図及び第１８図は立ち下がりの遅延動作を示す。
第１７図の■の期間及び第１８図の■の期間は、出力端
Ｃはハイインピーダンス状態にあるが、この期間■、■
については、先述の期間のと同様の理由によって問題は
生じない。
即ち、上記第２の回路は、第２１図に示される。
この回路は等価的な第１９図の如くに示される。
この回路の動作は第２２図〜第２４図に示される。
第２２図は、ノイズ除去動作を示す。第２２図において
、今、入力端ＩＮへの信号はノイズＮが重畳していると
する。このノイズＮはトランジスタＴｒ２６に伝わり、
出力はハイインピーダンス（トライステート）状態とな
る。ただし、この回路は、内部信号で使用されるため負
荷は無視できる程小さく且つこの期間■は短いので、出
力Ｃは前のＬレベルに保たれる。この後、このノイズＮ
は遅延回路ＤＬ２で遅延されて点Ｂに伝わる。しかし、
このときトランジスタＴｒ２４はオフしているため、出
力Ｃにノイズは表われない。
第２３図及び第２４図は立ち下がりの遅延動作を示す。
第２３図の■の期間及び第２４図の■の期間は、出力端
Ｃはハイインピーダンス状態にあるが、この期間■、■
については、先述の第２２図の期間■と同様の理由によ
って問題は生じない。
而して、本実施例の第１５図及び第２１図の回路によれ
ば、それぞれ、従来の回路よりもトランジスタが１つ少
なくてよくなる。即ち、第１５図の回路の等倍回路は第
１３図に示される。この第１３図の回路は従来は第１４
図のように構成されるのが一般的であった。この第１４
図の回路は、８つのトランジスタＴ「５１〜Ｔｒ５８を
必要とする。これに対し、第１５図の回路は７つのトラ
ンジスタＴｒ２１〜Ｔｒ２３．Ｔｒ２０ａ−Ｔｒ２０ｄ
を必要とする。以上のことは、第２１図と第２０図の回
路においても同様である。即ち、従来の第２０図の回路
では８つのトランジスタＴｒ６１〜Ｔｒ６８を必要とす
るが、本実施例の第２１図の回路は７つのトランジスタ
Ｔｒ２４〜Ｔｒ２６．Ｔｒ２０ｅ−Ｔｒ２０ｈでよい。
〔発明の効果〕
本発明によれば、出力バッファからの出力レベルの変化
時に貫通電流を防ぐことができ、且つ全ピ１ ての出力バッファが同時に動作するのを防ぐことができ
、これにより電源ノイズを低減することができる。また
、ノイズ除去回路又は立ち上がり、立ち下がりのいずれ
かを遅延する回路を従来よりも少ないトランジスタ数で
実現することができる。
【図面の簡単な説明】
第１図〜第８図は本発明の貫通電流防止回路の第１〜第
４の失施例の回路図及びタイミングチャート、第９図は
本発明の出力バッファの動作をずらした回路の実施例、
第１０図〜第１２図はそれに用いる遅延回路例、第１３
図はノイズ除去／立ち下り遅延回路の基本回路図、第１
４図はその従来の具体例、ｆ？４１５図は本実施例の回
路図、第１６図〜第１８図はその動作例のタイミングチ
ャート、第１９図はノイズ除去／立ち上がり遅延回路の
基本回路図、第２０図はその従来の具体例、第２１図は
本実施例の第２２図〜第２４図はその動作例のタイミン
グチャート、第２５図は従来の出力バッファのブロック
図、第２６図及び第２７３り 図は出力バッファのそれぞれ異なる具体例、第２８図及
び第２９図は第２６図の動作例のタイミングチャート、
第３０図は従来の動作をずらすための出力バッファのブ
ロック図、第、３１図〜第３４図はその動作を説明する
ためのタイミングチャート及び回路図である。 １０．２０，３０．４０・・・貫通電流防止回路、Ｔｒ
ｌ、Ｔｒ２−・・出力トランジスタ、”　ｅｅ’　”　
ＳＳ・・・電源端子、Ｔｒ２１〜Ｔｒ２６・・・トラン
ジスタ、ＤＬ２．Ｄ、〜Ｄ１・遅延回路、ＩＮ・・・入
力端、ＯＵＴ・・・出力端、ＯＢ・・・出力バッファ。

Claims (1)

  1. 【特許請求の範囲】 １、入力端に加えられたデータ格納手段からのデータに
    応じた２つの信号を、２つの電源端子間に直列に接続し
    た第１及び第２の２つのスイッチ手段のそれぞれの制御
    端子に加えて、それらのスイッチ手段の一方をオンさせ
    、他方をオフさせ、前記データに応じた信号を前記２つ
    のスイッチ手段の接続中点から外部に出力する出力バッ
    ファを有する半導体集積回路において、 前記データのレベル変化時に、先ず前記２つのスイッチ
    手段の両方を共にオフ状態とする制御信号を前記２つの
    スイッチ手段のそれぞれの制御端子に加え、その後前記
    データに応じた出力を得るための制御信号を前記それぞ
    れの制御端子に加える、貫通電流防止回路を備えること
    を特徴とする２、前記第１及び第２のスイッチ手段は、
    それぞれＰチャネル第１出力トランジスタ及びＮチャネ
    ル第２出力トランジスタであることを特徴とする請求項
    １記載の半導体集積回路。 ３、前記貫通電流防止回路は、一対の電源端子間に接続
    されたＰチャネル第１トランジスタとＮチャネル第２ト
    ランジスタとＮチャネル第３トランジスタの第１トラン
    ジスタ群と、一対の電源端子間に接続されたＰチャネル
    第４トランジスタとＰチャネル第５トランジスタとＮチ
    ャネル第６トランジスタの第２トランジスタ群と、遅延
    回路と、を備え、 前記入力端を、前記Ｐチャネル第１トランジスタと前記
    Ｎチャネル第２トランジスタと前記Ｐチャネル第５トラ
    ンジスタと前記Ｎチャネル第６トランジスタのそれぞれ
    のゲートに直接接続し、前記入力端を、前記遅延回路を
    介してＮチャネル第３トランジスタとＰチャネル第４ト
    ランジスタに接続し、前記Ｐチャネル第１トランジスタ
    と前記Ｎチャネル第２トランジスタの接続中点を、前記
    第１出力トランジスタのゲートに接続し、前記Ｐチャネ
    ル第５トランジスタと前記Ｎチャネル第６トランジスタ
    の接続中点を、前記第２出力トランジスタのゲートに接
    続したことを特徴とする請求項２記載の半導体集積回路
    。 ４、前記出力バッファの複数を有し、各出力バッファは
    、データ格納手段からの複数のデータのそれぞれについ
    て同時に外部へのデータ出力動作を行うことを特徴とす
    る、請求項１〜３のいずれかに記載の半導体集積回路。 ５、入力端に加えられたデータ格納手段からのデータに
    応じた２つの信号を、２つの電源端子間に直列に接続し
    た第１及び第２の２つのスイッチ手段のそれぞれの制御
    端子に加えて、それらのスイッチ手段の一方をオンさせ
    、他方をオフさせ、前記データに応じた出力信号を前記
    ２つのスイッチ手段の接続中点から外部に出力する出力
    バッファの複数を有し、それらの出力バッファはタイミ
    ング信号に同期して同時に外部に前記出力信号を出力す
    る半導体集積回路において、 前記各出力バッファにおける入力端と前記第１及び第２
    の２つのスイッチ手段との間に、前記タイミング信号に
    よってオンするタイミングスイッチ手段を有し、そのタ
    イミング手段と前記第１及び第２の２つのスイッチ手段
    との間に、遅延回路が接続され、さらに前記出力バッフ
    ァのあるものにおける前記遅延回路の遅延時間と他のも
    のにおける前記遅延時間とは異なっていることを特徴と
    する半導体集積回路。 ６、前記各遅延回路の遅延時間は全て異なっていること
    を特徴とする請求項５記載の半導体集積回路。 ７、前記遅延回路は、複数のグループに分けられ、各グ
    ループ中の複数の遅延回路は同一の遅延時間を有し、各
    グループ間においては遅延時間が異なっている請求項５
    記載の半導体集積回路。 ８、一対の電源端子間に１つの第１チャネル型の第１ト
    ランジスタと２つの第２チャネル型の第２、第３トラン
    ジスタを直列に接続し、前記第１トランジスタのゲート
    と、前記第２、第３トランジスタのいずれか一方のトラ
    ンジスタのゲートとをそれぞれ入力端に接続し、前記第
    ２、第３トランジスタの他方のトランジスタのゲートと
    前記入力端とを遅延回路を介して接続し、前記第１トラ
    ンジスタと前記第２トランジスタの接続中点を出力端に
    接続した半導体集積回路。 ９、前記第１トランジスタはＰチャネルトランジスタで
    あり、前記第２、第３トランジスタはＮチャネルトラン
    ジスタである請求項８記載の半導体集積回路。 １０、前記第１トランジスタは前記一対の電源端子のう
    ちの高圧側端子に接続され、前記第３トランジスタは前
    記一対の電源端子のうちの低圧側端子に接続されている
    ことを特徴とする請求項９記載の半導体集積回路。 １１、前記第１トランジスタはＮチャネルトランジスタ
    であり、前記第２、第３トランジスタはＰチャネルトラ
    ンジスタである請求項８記載の半導体集積回路。 １２、前記第１トランジスタは前記一対の電源端子のう
    ちの低圧側端子に接続され、前記第３トランジスタは前
    記一対の電源端子のうちの高圧側端子に接続されている
    ことを特徴とする請求項１１記載の半導体集積回路。
JP1324754A 1989-12-14 1989-12-14 半導体集積回路 Pending JPH03185921A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP1324754A JPH03185921A (ja) 1989-12-14 1989-12-14 半導体集積回路
US07/627,058 US5194764A (en) 1989-12-14 1990-12-13 Data output buffer circuit for semiconductor integrated circuit having output buffers with different delays
EP95113987A EP0686975A1 (en) 1989-12-14 1990-12-14 Data output buffer circuit for semiconductor integrated circuit
EP90124192A EP0432790B1 (en) 1989-12-14 1990-12-14 Data output buffer circuit for semiconductor integrated circuit
DE69028903T DE69028903D1 (de) 1989-12-14 1990-12-14 Ausgangsdatenpufferschaltung für integrierte Halbleiterschaltung
KR1019900020570A KR950001087B1 (ko) 1989-12-14 1990-12-14 반도체 집적회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1324754A JPH03185921A (ja) 1989-12-14 1989-12-14 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH03185921A true JPH03185921A (ja) 1991-08-13

Family

ID=18169307

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1324754A Pending JPH03185921A (ja) 1989-12-14 1989-12-14 半導体集積回路

Country Status (5)

Country Link
US (1) US5194764A (ja)
EP (2) EP0432790B1 (ja)
JP (1) JPH03185921A (ja)
KR (1) KR950001087B1 (ja)
DE (1) DE69028903D1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4447546C2 (de) * 1993-10-29 1996-06-27 Mitsubishi Electric Corp Integrierte Halbleiterschaltung
US5532961A (en) * 1993-12-21 1996-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having extended data out function
US5610544A (en) * 1993-10-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit free from through current due to source-voltage drop
JP2009130441A (ja) * 2007-11-20 2009-06-11 Fujitsu Microelectronics Ltd データ保持回路

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334889A (en) * 1990-06-20 1994-08-02 Oki Electric Industry, Co., Ltd. CMOS output buffer circuit with less noise
US5491432A (en) * 1992-08-07 1996-02-13 Lsi Logic Corporation CMOS Differential driver circuit for high offset ground
EP0587937B1 (de) * 1992-09-18 1996-11-20 Siemens Aktiengesellschaft Integrierte Pufferschaltung
EP0587938B1 (de) * 1992-09-18 1996-03-13 Siemens Aktiengesellschaft Integrierte Pufferschaltung
US5604453A (en) * 1993-04-23 1997-02-18 Altera Corporation Circuit for reducing ground bounce
US5721875A (en) * 1993-11-12 1998-02-24 Intel Corporation I/O transceiver having a pulsed latch receiver circuit
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
DE4422784C2 (de) * 1994-06-29 1999-05-27 Texas Instruments Deutschland Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen
KR970005570B1 (ko) * 1994-07-14 1997-04-17 현대전자산업 주식회사 데이타 출력버퍼
KR0129592B1 (ko) * 1994-09-09 1998-10-01 김주용 저잡음 출력 버퍼
US5434519A (en) * 1994-10-11 1995-07-18 International Business Machines Corporation Self-resetting CMOS off-chip driver
US5596284A (en) * 1994-11-10 1997-01-21 Brooktree Corporation System for, and method of, minimizing noise in an integrated circuit chip
JPH08228141A (ja) * 1995-02-21 1996-09-03 Kawasaki Steel Corp 出力バッファ回路
US5539336A (en) * 1995-05-01 1996-07-23 Lsi Logic Corporation High speed driver circuit with improved off transition feedback
US5825206A (en) * 1996-08-14 1998-10-20 Intel Corporation Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices
US6097220A (en) * 1997-06-11 2000-08-01 Intel Corporation Method and circuit for recycling charge
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
US6459313B1 (en) 1998-09-18 2002-10-01 Lsi Logic Corporation IO power management: synchronously regulated output skew
US20030189448A1 (en) * 2002-04-08 2003-10-09 Silicon Video, Inc. MOSFET inverter with controlled slopes and a method of making
US6724224B1 (en) * 2003-04-07 2004-04-20 Pericom Semiconductor Corp. Bus relay and voltage shifter without direction control input
KR100842743B1 (ko) * 2006-10-27 2008-07-01 주식회사 하이닉스반도체 고집적 반도체 장치
JP6617879B2 (ja) * 2013-12-27 2019-12-11 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
KR102290384B1 (ko) * 2015-02-16 2021-08-17 삼성전자주식회사 누설 전류 기반의 지연 회로
CN105162442B (zh) * 2015-10-08 2018-12-21 重庆中科芯亿达电子有限公司 一种功率管驱动集成电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57168319A (en) * 1981-04-09 1982-10-16 Fujitsu Ltd Parallel output buffer circuit
JPS61214817A (ja) * 1985-03-20 1986-09-24 Toshiba Corp Ｃｍｏｓ集積回路
JPS62109429A (ja) * 1985-11-07 1987-05-20 Rohm Co Ltd Ｃ−ｍｏｓ回路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA945641A (en) * 1970-04-27 1974-04-16 Tokyo Shibaura Electric Co. Logic circuit using complementary type insulated gate field effect transistors
JPS5787620A (en) * 1980-11-20 1982-06-01 Fujitsu Ltd Clock generating circuit
US4883986A (en) * 1981-05-19 1989-11-28 Tokyo Shibaura Denki Kabushiki Kaisha High density semiconductor circuit using CMOS transistors
US4556961A (en) * 1981-05-26 1985-12-03 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory with delay means to reduce peak currents
JPS5838032A (ja) * 1981-08-13 1983-03-05 Fujitsu Ltd Ｃ―ｍｏｓインバータ駆動用バッファ回路
JPS59148426A (ja) * 1983-02-15 1984-08-25 Nec Corp 同時動作タイミング制御回路
JPS60130920A (ja) * 1983-12-20 1985-07-12 Nec Corp 半導体集積論理回路
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
EP0194939B1 (en) * 1985-03-14 1992-02-05 Fujitsu Limited Semiconductor memory device
US4882507B1 (en) * 1987-07-31 1993-03-16 Output circuit of semiconductor integrated circuit device
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip
US4992677A (en) * 1988-03-23 1991-02-12 Hitachi, Ltd. High speed MOSFET output buffer with low noise
US4959563A (en) * 1988-06-29 1990-09-25 Texas Instruments Incorporated Adjustable low noise output circuit
US4924120A (en) * 1988-06-29 1990-05-08 Texas Instruments Incorporated Low noise output circuit
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
JPH0289292A (ja) * 1988-09-26 1990-03-29 Toshiba Corp 半導体メモリ
US4975599A (en) * 1989-07-26 1990-12-04 International Business Machines Corporation Method and resulting devices for compensating for process variables in a CMOS device driver circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57168319A (en) * 1981-04-09 1982-10-16 Fujitsu Ltd Parallel output buffer circuit
JPS61214817A (ja) * 1985-03-20 1986-09-24 Toshiba Corp Ｃｍｏｓ集積回路
JPS62109429A (ja) * 1985-11-07 1987-05-20 Rohm Co Ltd Ｃ−ｍｏｓ回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4447546C2 (de) * 1993-10-29 1996-06-27 Mitsubishi Electric Corp Integrierte Halbleiterschaltung
US5610544A (en) * 1993-10-29 1997-03-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit free from through current due to source-voltage drop
US5532961A (en) * 1993-12-21 1996-07-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having extended data out function
US5617362A (en) * 1993-12-21 1997-04-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having extended data out function
JP2009130441A (ja) * 2007-11-20 2009-06-11 Fujitsu Microelectronics Ltd データ保持回路
US8441294B2 (en) 2007-11-20 2013-05-14 Fujitsu Semiconductor Limited Data holding circuit

Also Published As

Publication number Publication date
EP0432790A3 (en) 1992-09-30
KR950001087B1 (ko) 1995-02-08
DE69028903D1 (de) 1996-11-21
KR910013535A (ko) 1991-08-08
EP0432790B1 (en) 1996-10-16
EP0432790A2 (en) 1991-06-19
US5194764A (en) 1993-03-16
EP0686975A1 (en) 1995-12-13

Similar Documents

Publication Publication Date Title
JPH03185921A (ja) 半導体集積回路
US5021684A (en) Process, supply, temperature compensating CMOS output buffer
JPH0714386A (ja) 半導体集積回路のデータ出力バッファ
EP1406388B1 (en) Integrated circuit devices having data inversion circuits therein that reduce simultaneous switching noise and support interleaving of parallel data
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
KR19980024776A (ko) 동기형 반도체논리회로
JP4627928B2 (ja) 半導体集積回路
US7408482B2 (en) Integrated circuit devices having data inversion circuits therein with multi-bit prefetch structures and methods of operating same
US5889416A (en) Symmetrical nand gates
US5263173A (en) High speed clocked output driver for switching logic levels of an output pad at integer and integer and a half clock cycles
US5155382A (en) Two-stage CMOS latch with single-wire clock
JP2910677B2 (ja) 同期式半導体記憶回路
US6097222A (en) Symmetrical NOR gates
KR19980058197A (ko) 제어신호를 이용한 출력패드 회로
EP0107442A2 (en) Signal input circuit
JPH09238068A (ja) 単一スルーレート抵抗を持った出力ドライバ回路
JPH03223918A (ja) 出力回路
KR20010051076A (ko) 버퍼회로
JPH03222518A (ja) 集積回路装置
JP2000059204A (ja) ダイナミック型論理回路および半導体集積回路装置
KR100358135B1 (ko) 단일 위상 클럭을 이용한 프로그램가능 논리 어레이
KR100205094B1 (ko) 반도체 소자의 출력버퍼 회로
KR0172428B1 (ko) 3볼트 및 5볼트 겸용 딜레이셀
JPH0710044B2 (ja) 論理回路
KR960013860B1 (ko) 반도체 메모리 장치의 입력 버퍼