JPH03185923A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03185923A JPH03185923A JP1325138A JP32513889A JPH03185923A JP H03185923 A JPH03185923 A JP H03185923A JP 1325138 A JP1325138 A JP 1325138A JP 32513889 A JP32513889 A JP 32513889A JP H03185923 A JPH03185923 A JP H03185923A
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- JP
- Japan
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- power supply
- conductivity type
- type transistor
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に３つの論理出力電
圧レベルを有する半導体集積回路に関する。
圧レベルを有する半導体集積回路に関する。
従来の技術について、図面を用いて説明する。
第３図は従来例を説明するための回路図である。
入力信号２２は出力端子３０から出力するデータであり
、制御信号２３は、ハイレベル出力を選択する制御信号
、第１の正電源２４、第２の正電源２５はそれぞれハイ
レベル出力の電位を決定する電源である。ｐ−ｃｈ）ラ
ンジスタ２６、ｐｃｈ）ランジスタ２７はハイレベル。
、制御信号２３は、ハイレベル出力を選択する制御信号
、第１の正電源２４、第２の正電源２５はそれぞれハイ
レベル出力の電位を決定する電源である。ｐ−ｃｈ）ラ
ンジスタ２６、ｐｃｈ）ランジスタ２７はハイレベル。
を出力するためのｐ−ｃｂ）ランジスタ、ｎ−ｃｈ）ラ
ンジスタ２８はロウレベルを出力するためのｎ−ｃｈ）
ランジスタ、出力端子３０は入力信号２２及び制御信号
２３に従って出力信号を出力する出力端子である。
ンジスタ２８はロウレベルを出力するためのｎ−ｃｈ）
ランジスタ、出力端子３０は入力信号２２及び制御信号
２３に従って出力信号を出力する出力端子である。
本実施例においては、第１の正電源２４は第２の正電源
２５より低い電位を持ち、かつ任意に変化することがで
きるものとする。
２５より低い電位を持ち、かつ任意に変化することがで
きるものとする。
このとき、入力信号２２がロウレベルならば、制御信号
２３にかかわらず、ｐ−ｃｈ）ランジスタ２６、ｐ−ａ
ｈ）ランジスタは共にオフし、ｎｃｈ）ランジスタ２８
がオンすることにより、出力端子３０からはロウレベル
が出力される。
２３にかかわらず、ｐ−ｃｈ）ランジスタ２６、ｐ−ａ
ｈ）ランジスタは共にオフし、ｎｃｈ）ランジスタ２８
がオンすることにより、出力端子３０からはロウレベル
が出力される。
次に入力信号２２がハイレベルかつ制御信号２３がロウ
のとき、ｐ−ｃｈ）ランジスタ２７、ｎ−ｃｈ）ランジ
スタ２８がオフし、ｐ−ｃｈ）ランジスタ２６がオンす
ることにより第１の正電源２４に従ったハイレベル出力
を出力する。また入力信号２２がハイ、制御信号２３が
ハイのとき、ｐ−ｃｈ）ランジスタ２６、ｎ−ｃｈ）ラ
ンジスタ２８がオフし、ｐ−ｃｈ）ランジスタ２７がオ
ンすることにより正電源２５に従ったハイレベル出力を
出力する。
のとき、ｐ−ｃｈ）ランジスタ２７、ｎ−ｃｈ）ランジ
スタ２８がオフし、ｐ−ｃｈ）ランジスタ２６がオンす
ることにより第１の正電源２４に従ったハイレベル出力
を出力する。また入力信号２２がハイ、制御信号２３が
ハイのとき、ｐ−ｃｈ）ランジスタ２６、ｎ−ｃｈ）ラ
ンジスタ２８がオフし、ｐ−ｃｈ）ランジスタ２７がオ
ンすることにより正電源２５に従ったハイレベル出力を
出力する。
このとき、ｐ−ｃｈ）ランジスタ２６のドレインに第２
の正電源２５に従った電圧がかかるため、ｐ−ｃｈ）ラ
ンジスタ２６のバックゲートには、それに等しい電圧を
印加する必要がある。そのためバックゲートを第２の正
電源２５に接続される。そのため、ｐ−ｃｈ）ランジス
タ２６がオンするときのゲート電圧は、第２の正電源２
５によって決まるため、第２の正電源２５が変動すると
ｐ−ｃｈ）ランジスタ２６の出力電流能力が変動する。
の正電源２５に従った電圧がかかるため、ｐ−ｃｈ）ラ
ンジスタ２６のバックゲートには、それに等しい電圧を
印加する必要がある。そのためバックゲートを第２の正
電源２５に接続される。そのため、ｐ−ｃｈ）ランジス
タ２６がオンするときのゲート電圧は、第２の正電源２
５によって決まるため、第２の正電源２５が変動すると
ｐ−ｃｈ）ランジスタ２６の出力電流能力が変動する。
上述した従来の半導体集積回路は、最高電位より低いハ
イレベル出力を行なうためのｐ−ｃｈ）ランジスタのバ
ックゲートが全て最高電位に接続されている。従ってそ
れらのｐ−ｃｈ）ランジスタがオンする際、ゲートの電
位差はその最高電位によって決定され、その電位が変動
することにより、それらのｐ−ｃｈ）ランジスタの電流
能力が変化するという欠点がある。
イレベル出力を行なうためのｐ−ｃｈ）ランジスタのバ
ックゲートが全て最高電位に接続されている。従ってそ
れらのｐ−ｃｈ）ランジスタがオンする際、ゲートの電
位差はその最高電位によって決定され、その電位が変動
することにより、それらのｐ−ｃｈ）ランジスタの電流
能力が変化するという欠点がある。
本発明の目的は、最高電位が変動しても出力電流能力が
一定である半導体集積回路を提供するこ５ とにある。
一定である半導体集積回路を提供するこ５ とにある。
本発明の半導体集積回路は、ソース・ドレイン路が第１
の電源と出力端子間に接続された第１の一導電型トラン
ジスタと、ソース・ドレイン路が前記第１の電源よりも
高い電圧レベルの第２の電源と前記出力端子間に接続さ
れた第２の一導電型トランジスタと、ソース・ドレイン
路が前記第１及び第２の電源より低い電圧レベルの第３
の電源と前記出力端子間に接続された逆導電型トランジ
スタと、前記逆導電型トランジスタが非導通状態の時に
前記第１の一導電型トランジスタと前記第２の一導電型
トランジスタのどちらを導通させるかを制御する手段と
、前記第１の一導電型トランジスタが導通状態の時にそ
のトランジスタのバックゲートを前記第１の電源に接続
する手段と、前記第２の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタのバックゲー
トを前記第２の電源に接続する手段とを有することを特
徴とする特 許 更に、本発明の半導体集積回路は、ソース・ドレイン路
が第１の電源と節点間に接続されバックゲートが前記第
１の電源より高い電圧レベルの第２の電源に接続された
第１の一導電型トランジスタと、ソース・ドレイン路が
前記第２の電源と前記節点間に接続された第２の一導電
型トランジスタと、ソース・ドレイン路が前記節点と出
力端子間に接続されバックゲートが前記節点と接続され
ゲートに入力信号が印加された第３の一導電型トランジ
スタと、ソース・ドレイン路が前記第１及び第２の電源
より低い電圧レベルの第３の電源と前記出力端子間に接
続されゲートに前記入力信号が印加された逆導電型トラ
ンジスタと、前記第３の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタと前記第２の
一導電型トランジスタのどちらを導通させるかを制御す
る手段とを有することを特徴とする。
の電源と出力端子間に接続された第１の一導電型トラン
ジスタと、ソース・ドレイン路が前記第１の電源よりも
高い電圧レベルの第２の電源と前記出力端子間に接続さ
れた第２の一導電型トランジスタと、ソース・ドレイン
路が前記第１及び第２の電源より低い電圧レベルの第３
の電源と前記出力端子間に接続された逆導電型トランジ
スタと、前記逆導電型トランジスタが非導通状態の時に
前記第１の一導電型トランジスタと前記第２の一導電型
トランジスタのどちらを導通させるかを制御する手段と
、前記第１の一導電型トランジスタが導通状態の時にそ
のトランジスタのバックゲートを前記第１の電源に接続
する手段と、前記第２の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタのバックゲー
トを前記第２の電源に接続する手段とを有することを特
徴とする特 許 更に、本発明の半導体集積回路は、ソース・ドレイン路
が第１の電源と節点間に接続されバックゲートが前記第
１の電源より高い電圧レベルの第２の電源に接続された
第１の一導電型トランジスタと、ソース・ドレイン路が
前記第２の電源と前記節点間に接続された第２の一導電
型トランジスタと、ソース・ドレイン路が前記節点と出
力端子間に接続されバックゲートが前記節点と接続され
ゲートに入力信号が印加された第３の一導電型トランジ
スタと、ソース・ドレイン路が前記第１及び第２の電源
より低い電圧レベルの第３の電源と前記出力端子間に接
続されゲートに前記入力信号が印加された逆導電型トラ
ンジスタと、前記第３の一導電型トランジスタが導通状
態の時に前記第１の一導電型トランジスタと前記第２の
一導電型トランジスタのどちらを導通させるかを制御す
る手段とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための回路図であ
る。入力信号１は出力端子１１から出力するデータであ
り、制御信号２は正側の出力の電位を制御する制御信号
、第１の正電源３及び第２の正電源４は出力端子１１か
ら出力される２出力のハイレベル側の２つの電源、レベ
ル変換回路１０は論理出力レベルを変換するレベル変換
回路、ｐチャネルトランジスタ５乃至６は出力端子１１
の出力を制御するトランジスタ、ｎチャネルトランジス
タ９は出力端子１１の出力を制御するトランジスタであ
る。但し、第２の正電源４は第１の正電源３より高い電
圧を有しているとする。
る。入力信号１は出力端子１１から出力するデータであ
り、制御信号２は正側の出力の電位を制御する制御信号
、第１の正電源３及び第２の正電源４は出力端子１１か
ら出力される２出力のハイレベル側の２つの電源、レベ
ル変換回路１０は論理出力レベルを変換するレベル変換
回路、ｐチャネルトランジスタ５乃至６は出力端子１１
の出力を制御するトランジスタ、ｎチャネルトランジス
タ９は出力端子１１の出力を制御するトランジスタであ
る。但し、第２の正電源４は第１の正電源３より高い電
圧を有しているとする。
まず入力信号１がロウレベルのとき、制御信号２に関わ
らず、ｐ−ｃｈ）ランジスタ５、ｐＣｈトランジスタ８
はともにオフし、ｎ−ｃｈ）ランジスタ９がオンするこ
とによって、出力端子１０にはＧＮＤレベルが出力され
る。
らず、ｐ−ｃｈ）ランジスタ５、ｐＣｈトランジスタ８
はともにオフし、ｎ−ｃｈ）ランジスタ９がオンするこ
とによって、出力端子１０にはＧＮＤレベルが出力され
る。
次に、入力信号ｌがハイレベル、制御信号２もハイレベ
ルのときは、ｐ−ｃｈ）ランジスタ５、ｎ−ｃｈトラン
ジスタ９がオフし、ｐ−ｃｈ）ランジスタ８がオンする
ことにより、出力端子１゜には第２の正電源４によって
決まる、ハイレベルが出力される。このとき、ｐ −ｃ
ｈ ）ランジスタロがオンし、ｐ−ｃｈ）ランジスタ
フがオフすることにより、ｐ−ｃｈトランジスタ５のバ
ックゲートには第２の正電源４が印加され、第２の正電
源３側に電流が流れることはない。
ルのときは、ｐ−ｃｈ）ランジスタ５、ｎ−ｃｈトラン
ジスタ９がオフし、ｐ−ｃｈ）ランジスタ８がオンする
ことにより、出力端子１゜には第２の正電源４によって
決まる、ハイレベルが出力される。このとき、ｐ −ｃ
ｈ ）ランジスタロがオンし、ｐ−ｃｈ）ランジスタ
フがオフすることにより、ｐ−ｃｈトランジスタ５のバ
ックゲートには第２の正電源４が印加され、第２の正電
源３側に電流が流れることはない。
次に入力信号１がハイレベル、制御信号２もロウレベル
のとき、ｐ−ｃｈ）ランジスタ５がオンし、ｐ−ｃｈ）
ランジスタ８、ｎ−ｃｈ）ランジスタ９がオフして、３
正電源３に従った高レベル出力電圧が出力される。この
とき、制御信号２に従い、ｐ −ｃ ｈ ）ランジスタ
フがオンし、ｐ−ｃｈ）ランジスタロをオフすることに
より、５ｐ−ｃｈ）ランジスタ５のバックゲートには、
第１の正電源３が供給され、ｐ−ｃｈ）ランジスタ５の
ゲート・ソース電圧は第１の正電源３の電位のみによっ
て規定されるため、第２の正電源４が変化しても、出力
端子１１のハイレベル出力電流は変化しない。
のとき、ｐ−ｃｈ）ランジスタ５がオンし、ｐ−ｃｈ）
ランジスタ８、ｎ−ｃｈ）ランジスタ９がオフして、３
正電源３に従った高レベル出力電圧が出力される。この
とき、制御信号２に従い、ｐ −ｃ ｈ ）ランジスタ
フがオンし、ｐ−ｃｈ）ランジスタロをオフすることに
より、５ｐ−ｃｈ）ランジスタ５のバックゲートには、
第１の正電源３が供給され、ｐ−ｃｈ）ランジスタ５の
ゲート・ソース電圧は第１の正電源３の電位のみによっ
て規定されるため、第２の正電源４が変化しても、出力
端子１１のハイレベル出力電流は変化しない。
第２図は本発明の第２の実施例を説明するための回路図
である。入力信号１２は出力端子２１から出力されるデ
ータ、制御信号１３は２つの高レベル出力電圧の電圧レ
ベルを決定する制御信号、第１の正電源１４及び第２の
正電源１５は出力端子２１から出力される高レベル出力
の電位を決定する正電源である。ｐ−ｃｈ）ランジメタ
１６乃至１８は、出力端子２１からの高レベル出力を決
定するｐチャンネルトランジスタ、ｎ−ｃｈ）ランジス
タ１９は低レベル出力を行なうためのｎチャンネルトラ
ンジスタ、レベル変換回路２０は論理振幅の高レベルを
最高電位に一致させるためのレベル変換回路である。こ
こで第２の正電源１５は第１の正電源１４より高い電位
をもつものとする。
である。入力信号１２は出力端子２１から出力されるデ
ータ、制御信号１３は２つの高レベル出力電圧の電圧レ
ベルを決定する制御信号、第１の正電源１４及び第２の
正電源１５は出力端子２１から出力される高レベル出力
の電位を決定する正電源である。ｐ−ｃｈ）ランジメタ
１６乃至１８は、出力端子２１からの高レベル出力を決
定するｐチャンネルトランジスタ、ｎ−ｃｈ）ランジス
タ１９は低レベル出力を行なうためのｎチャンネルトラ
ンジスタ、レベル変換回路２０は論理振幅の高レベルを
最高電位に一致させるためのレベル変換回路である。こ
こで第２の正電源１５は第１の正電源１４より高い電位
をもつものとする。
まず、入力信号１２がロウのときは制御信号１３に関係
なく、ｐ−ｃｈ）ランジスタ１８がオフし、ｎ−ａｈ）
ランジスタ１１がオンすることにより、出力端子２１か
らはロウレベルが出力さ １０− れる。このとき、ｐ−ｃｈ）ランジスタ１８のドレイン
側はＧＮＤレベルとなるため、バックゲートのレベルが
全１の正電源１４、第２の正電源１５のいずれかになっ
ても電流がソース側に流れることはない。
なく、ｐ−ｃｈ）ランジスタ１８がオフし、ｎ−ａｈ）
ランジスタ１１がオンすることにより、出力端子２１か
らはロウレベルが出力さ １０− れる。このとき、ｐ−ｃｈ）ランジスタ１８のドレイン
側はＧＮＤレベルとなるため、バックゲートのレベルが
全１の正電源１４、第２の正電源１５のいずれかになっ
ても電流がソース側に流れることはない。
次に、入力信号１２がハイレベル、制御信号１３もハイ
レベルのときは、ｐ−ｃｈ）ランジスタ１７、ｐ−ｃｈ
）ランジスタ１８がオンし、ｐ−ｃｈ）ランジスタ１１
、ｎ−ｃｈ）ランジスタ１９がオフすることにより、第
２の正電源１５に従った電位を出力端子２１に出力する
。この回路では、ｐ−ｃｈ）ランジスタ１６のバックゲ
ートは第２の正電源１５の電位に等しいので、第１の正
電源１４側に電流が流れることはない。
レベルのときは、ｐ−ｃｈ）ランジスタ１７、ｐ−ｃｈ
）ランジスタ１８がオンし、ｐ−ｃｈ）ランジスタ１１
、ｎ−ｃｈ）ランジスタ１９がオフすることにより、第
２の正電源１５に従った電位を出力端子２１に出力する
。この回路では、ｐ−ｃｈ）ランジスタ１６のバックゲ
ートは第２の正電源１５の電位に等しいので、第１の正
電源１４側に電流が流れることはない。
また、入力信号１２がハイ、制御信号１３がロウレベル
のときは、ｐ−ｃｈ）ランジスタ１６、ｐ−ｃｈ）ラン
ジスタ１８がオフし、ｐ −ｃ ｈ ｌ−ランジスタ１
７、ｎ−ｃｈ）ランジスタ１９がオフすることにより、
第１の正電源１４の電位に従った高レベル出力電圧を出
力端子２１から出力する。このとき、ｐ−ｃｈ）ランジ
スタ１８のバックゲート電圧は第１の正電源１４の電位
と等しくなるので、第２の正電源１５の電位が変動して
も出力端子２１からの出力電流能力は変化しない。
のときは、ｐ−ｃｈ）ランジスタ１６、ｐ−ｃｈ）ラン
ジスタ１８がオフし、ｐ −ｃ ｈ ｌ−ランジスタ１
７、ｎ−ｃｈ）ランジスタ１９がオフすることにより、
第１の正電源１４の電位に従った高レベル出力電圧を出
力端子２１から出力する。このとき、ｐ−ｃｈ）ランジ
スタ１８のバックゲート電圧は第１の正電源１４の電位
と等しくなるので、第２の正電源１５の電位が変動して
も出力端子２１からの出力電流能力は変化しない。
以上説明した実施例においてのＭＯＳ）ランジスタの導
電型は、本発明ではこれに限定されることなく、それぞ
れ逆導電型にしてもそれぞれの信号を変化させれば、同
一の効果が得られる。
電型は、本発明ではこれに限定されることなく、それぞ
れ逆導電型にしてもそれぞれの信号を変化させれば、同
一の効果が得られる。
以上説明したように本発明は、最高電位よりも低い出力
を有する素子について、一定電圧をバックゲートに供給
することにより、出力端子の出力電流特性を最高電位の
変動に対し無関係に一定にできるという効果がある。
を有する素子について、一定電圧をバックゲートに供給
することにより、出力端子の出力電流特性を最高電位の
変動に対し無関係に一定にできるという効果がある。
第１図は本発明の第１の実施例を説明するための回路図
、第２図は本発明の第２の実施例を説明するための回路
図、第３図は従来例を説明するための回路図である。 １．１２．２２・・・入力信号、２，１３．２３・・・
制御信号、３，１４．２４・・・第１の正電源、４．１
５．２５・・・第２の正電源、５〜８．１６〜１８．２
６〜２７−＝ｐ−ｃｈ）ランジスタ、９ 、 １９ 、
２８−・・ｎ −ｃ ｈ ）ランジスタ、１０゜２０．
２９・・・レベル変換回路、１１，２１．３０・・・出
力端子。
、第２図は本発明の第２の実施例を説明するための回路
図、第３図は従来例を説明するための回路図である。 １．１２．２２・・・入力信号、２，１３．２３・・・
制御信号、３，１４．２４・・・第１の正電源、４．１
５．２５・・・第２の正電源、５〜８．１６〜１８．２
６〜２７−＝ｐ−ｃｈ）ランジスタ、９ 、 １９ 、
２８−・・ｎ −ｃ ｈ ）ランジスタ、１０゜２０．
２９・・・レベル変換回路、１１，２１．３０・・・出
力端子。
Claims (1)
- 【特許請求の範囲】 １、ソース・ドレイン路が第１の電源と出力端子間に接
続された第１の一導電型トランジスタと、ソース・ドレ
イン路が前記第１の電源よりも高い電圧レベルの第２の
電源と前記出力端子間に接続された第２の一導電型トラ
ンジスタと、ソース・ドレイン路が前記第１及び第２の
電源より低い電圧レベルの第３の電源と前記出力端子間
に接続された逆導電型トランジスタと、前記逆導電型ト
ランジスタが非導通状態の時に前記第１の一導電型トラ
ンジスタと前記第２の一導電型トランジスタのどちらを
導通させるかを制御する手段と、前記第１の一導電型ト
ランジスタが導通状態の時にそのトランジスタのバック
ゲートを前記第１の電源に接続する手段と、前記第２の
一導電型トランジスタが導通状態の時に前記第１の一導
電型トランジスタのバックゲートを前記第２の電源に接
続する手段とを有することを特徴とする半導体集積回路
。 ２、ソース・ドレイン路が第１の電源と節点間に接続さ
れバックゲートが前記第１の電源より高い電圧レベルの
第２の電源に接続された第１の一導電型トランジスタと
、ソース・ドレイン路が前記第２の電源と前記節点間に
接続された第２の一導電型トランジスタと、ソース・ド
レイン路が前記節点と出力端子間に接続されバックゲー
トが前記節点と接続されゲートに入力信号が印加された
第３の一導電型トランジスタと、ソース・ドレイン路が
前記第１及び第２の電源より低い電圧レベルの第３の電
源と前記出力端子間に接続されゲートに前記入力信号が
印加された逆導電型トランジスタと、前記第３の一導電
型トランジスタが導通状態の時に前記第１の一導電型ト
ランジスタと前記第２の一導電型トランジスタのどちら
を導通させるかを制御する手段とを有することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325138A JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185923A true JPH03185923A (ja) | 1991-08-13 |
| JP2646771B2 JP2646771B2 (ja) | 1997-08-27 |
Family
ID=18173486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325138A Expired - Lifetime JP2646771B2 (ja) | 1989-12-14 | 1989-12-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646771B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700406B1 (en) | 2002-01-07 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Multi-valued logical circuit with less latch-up |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP2010226590A (ja) * | 2009-03-25 | 2010-10-07 | Renesas Electronics Corp | バッファ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135525A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Semiconductor device |
| JPS6298828A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 三値論理回路 |
-
1989
- 1989-12-14 JP JP1325138A patent/JP2646771B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57135525A (en) * | 1981-02-16 | 1982-08-21 | Nec Corp | Semiconductor device |
| JPS6298828A (ja) * | 1985-10-24 | 1987-05-08 | Nec Corp | 三値論理回路 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6700406B1 (en) | 2002-01-07 | 2004-03-02 | Mitsubishi Denki Kabushiki Kaisha | Multi-valued logical circuit with less latch-up |
| US7469016B2 (en) | 2004-12-03 | 2008-12-23 | Panasonic Corporation | Circuit for generating ternary signal |
| JP2010226590A (ja) * | 2009-03-25 | 2010-10-07 | Renesas Electronics Corp | バッファ回路 |
| US8008952B2 (en) | 2009-03-25 | 2011-08-30 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputing two and more different high voltage potentials |
| US8174296B2 (en) | 2009-03-25 | 2012-05-08 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials |
| US8373452B2 (en) | 2009-03-25 | 2013-02-12 | Renesas Electronics Corporation | Buffer circuit having switch circuit capable of outputting two and more different high voltage potentials |
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