JPH03185931A - Ａ―ｄコンバータ回路 - Google Patents
Ａ―ｄコンバータ回路Info
- Publication number
- JPH03185931A JPH03185931A JP1323859A JP32385989A JPH03185931A JP H03185931 A JPH03185931 A JP H03185931A JP 1323859 A JP1323859 A JP 1323859A JP 32385989 A JP32385989 A JP 32385989A JP H03185931 A JPH03185931 A JP H03185931A
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- JP
- Japan
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- comparator
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- current
- input section
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列比較型のＡ−Ｄコンバータ回路に関する
。
。
第２図（ａｌｉｊ：従来の並列比較型Ａ−Ｄコンバータ
回路の一例の回路構成を示す。
回路の一例の回路構成を示す。
図にかいて１は基準電圧端、２はアナログ信号入力端、
３はリファレンス抵抗群、４はコンパレータ回路群、５
はエンコード回路である。
３はリファレンス抵抗群、４はコンパレータ回路群、５
はエンコード回路である。
基準電圧Ｖｒｅｆをリファレンス抵抗群３で分割し。
コンパレータ回路群４の各コンパレータ回路ニヨシ入カ
アナログ信号■□と分割した各電圧を比較する。
アナログ信号■□と分割した各電圧を比較する。
各瞬時の入力アナログ信号のレベルに応じた数のコンパ
レータ回路が出力を反転する。クロック信号ごとの出力
を反転したコンパレータ回路の数を捕え、これをエンコ
ード回路５で２進数に変換してディジタル値を得る。
レータ回路が出力を反転する。クロック信号ごとの出力
を反転したコンパレータ回路の数を捕え、これをエンコ
ード回路５で２進数に変換してディジタル値を得る。
第２図（ｂ）は第２図（ａ）のＡ−Ｄコンバータ回路に
訟けるコン・（レータ回路の入力部の回路構成を示す。
訟けるコン・（レータ回路の入力部の回路構成を示す。
従来の上記のような並列比較型Ａ−Ｄコンバータ回路で
は、第２図（ｂ）に示すように、リファレンス抵抗群３
から各コンパレータ回路に電流が流れ流増幅率）により
、分割電圧にエラー成分が生じ。
は、第２図（ｂ）に示すように、リファレンス抵抗群３
から各コンパレータ回路に電流が流れ流増幅率）により
、分割電圧にエラー成分が生じ。
正確ナコンノ４レートレベルが得られないという問題が
あった。
あった。
基準電圧端１から流れ込む電流をｉＨとすると。
各分割電圧のレベルは最上位から順次
となり、最上位からｎ＠目の分割電圧のレベルは。
上記のように、
■ｎにはエラー成分（ｎ−１）！・１ｂ−Ｒが生ずる。
本、発明は上記の問題を解消するためになされたもので
１分割電圧にエラー成分の生じない回路を提供すること
を目的とする。
１分割電圧にエラー成分の生じない回路を提供すること
を目的とする。
〔課題を解決するための手段〕
本発明の並列比較型Ａ−Ｄコンバータ回路は、リファレ
ンス抵抗回路からコンミ４レータ回路群の各コンパレー
タ回路に流れ込むコンパレータ入力電流により分割電圧
に生ずるエラー成分を補償すルタメ、コンノＪ？レータ
回路の入力部のトランジスタと特性が等しいトランジス
タにょう入力部のトランジスタのベース電流を検出し、
カレントミラ回路Ｋ 、１： Ｊ コンパレータ回路群
の各コンパレータ回路の入力に上記ベース電流に相当す
る電流を供給する補償回路を設けたものである。
ンス抵抗回路からコンミ４レータ回路群の各コンパレー
タ回路に流れ込むコンパレータ入力電流により分割電圧
に生ずるエラー成分を補償すルタメ、コンノＪ？レータ
回路の入力部のトランジスタと特性が等しいトランジス
タにょう入力部のトランジスタのベース電流を検出し、
カレントミラ回路Ｋ 、１： Ｊ コンパレータ回路群
の各コンパレータ回路の入力に上記ベース電流に相当す
る電流を供給する補償回路を設けたものである。
第１図（ａ）は本発明の一実施例の回路構成を示す。
図にかいて１．２，３．４，５は第２図（ａ）の同一符
号と同一または相当する部分を示し、６はリファレンス
抵抗群３による基準電圧の分割電圧のエラー成分を除く
ための補償回路である。
号と同一または相当する部分を示し、６はリファレンス
抵抗群３による基準電圧の分割電圧のエラー成分を除く
ための補償回路である。
第１図（ｂ）は第１図（ａ）の実施例におけるコン−ぐ
レータ回路の入力部の回路構成を、第１図（ｃ）は第１
図（ａ）の実施例における補償回路６の回路構成を示す
。
レータ回路の入力部の回路構成を、第１図（ｃ）は第１
図（ａ）の実施例における補償回路６の回路構成を示す
。
補償回路６かも、各コンパレータ回路の入力部のトラン
ジスタのベースに流れ込むベース電流ス抵抗群３全体に
流れる電流が等しくｉｂとなシ。
ジスタのベースに流れ込むベース電流ス抵抗群３全体に
流れる電流が等しくｉｂとなシ。
分割電圧にベース電流ｉｂによるエラー成分が生ずるこ
とがなくなる。したがって、正確なコンノｆレートレベ
ルが得られる。
とがなくなる。したがって、正確なコンノｆレートレベ
ルが得られる。
補償回路６は、コンパレータ回路の入力部と等しいトラ
ンジスタと定電流回路による該トランジスタで構成され
ていて、各コンノやレータ回路の入力部のトランジスタ
にベース電流を供給する。
ンジスタと定電流回路による該トランジスタで構成され
ていて、各コンノやレータ回路の入力部のトランジスタ
にベース電流を供給する。
入力アナログ信号が各コンパレータ回路で正確な各分割
電圧と比較され、精度の高いディジタル値が得られる。
電圧と比較され、精度の高いディジタル値が得られる。
以上説明したように、本発明によると、基準電圧を正確
に分割することができ、高い精度のＡ−Ｄ変換を実現で
きるという利点がある。
に分割することができ、高い精度のＡ−Ｄ変換を実現で
きるという利点がある。
また、従来、精度劣化を防ぐため、リファレンス抵抗群
に過大な電流を流して−たが、本発明により、その必要
がなくなり、省電力になる。
に過大な電流を流して−たが、本発明により、その必要
がなくなり、省電力になる。
第１図（ａ）は本発明の一実施例の回路構成を示す回路
図、第１図（ｂ）は第１図（ａ）の実施例におけるコン
パレータ回路の入力部の回路構成を示す回路図。 第１図（ｃｌは第１図（ａ）の実施例にかける補償回路
の回路構成を示す回路図、第２図（＆）は従来の並列比
較型Ａ−Ｄコンバータ回路の一例の回路構造を示す回路
図、第２図（ｂｌは第２図（ａＪのＡ−Ｄコンバータ回
路にかけるコンパレータ回路の入力部の回路構成を示す
回路図である。 ｌ・・・基準電圧端、２・・・アナログ信号入力端、３
・・・リファレンス抵抗群、４・・・コンパレータ回路
群、５・・・エンコード回路、６・・・補償回路、なお
図中同一符号は同一または相当する部分を示す。
図、第１図（ｂ）は第１図（ａ）の実施例におけるコン
パレータ回路の入力部の回路構成を示す回路図。 第１図（ｃｌは第１図（ａ）の実施例にかける補償回路
の回路構成を示す回路図、第２図（＆）は従来の並列比
較型Ａ−Ｄコンバータ回路の一例の回路構造を示す回路
図、第２図（ｂｌは第２図（ａＪのＡ−Ｄコンバータ回
路にかけるコンパレータ回路の入力部の回路構成を示す
回路図である。 ｌ・・・基準電圧端、２・・・アナログ信号入力端、３
・・・リファレンス抵抗群、４・・・コンパレータ回路
群、５・・・エンコード回路、６・・・補償回路、なお
図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 コンパレータ回路群により入力アナログ信号と基準電圧
をリファレンス抵抗群で分割した各電圧を比較し、入力
アナログ信号の瞬時ごとのレベルに対し出力の反転する
コンパレータ回路の数をエンコード回路で２進数に変換
する構成の並列比較型Ａ−Ｄコンバータ回路において、 リファレンス抵抗回路からコンパレータ回路群の各コン
パレータ回路に流れ込むコンパレータ入力電流により分
割電圧に生ずるエラー成分を補償するため、コンパレー
タ回路の入力部のトランジスタと特性が等しいトランジ
スタにより上記入力部のトランジスタのベース電流を検
出し、カレントミラー回路により上記コンパレータ回路
群の各コンパレータの入力に上記ベース電流に相当する
電流を供給する補償回路を設けたことを特徴とするＡ−
Ｄコンバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323859A JPH03185931A (ja) | 1989-12-15 | 1989-12-15 | Ａ―ｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323859A JPH03185931A (ja) | 1989-12-15 | 1989-12-15 | Ａ―ｄコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185931A true JPH03185931A (ja) | 1991-08-13 |
Family
ID=18159385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323859A Pending JPH03185931A (ja) | 1989-12-15 | 1989-12-15 | Ａ―ｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185931A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021438A (ja) * | 2011-07-08 | 2013-01-31 | New Japan Radio Co Ltd | 周波数変換回路 |
| WO2013183688A1 (ja) * | 2012-06-05 | 2013-12-12 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
-
1989
- 1989-12-15 JP JP1323859A patent/JPH03185931A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021438A (ja) * | 2011-07-08 | 2013-01-31 | New Japan Radio Co Ltd | 周波数変換回路 |
| WO2013183688A1 (ja) * | 2012-06-05 | 2013-12-12 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
| US9118337B2 (en) | 2012-06-05 | 2015-08-25 | Kagoshima University | Analog-digital converter |
| JPWO2013183688A1 (ja) * | 2012-06-05 | 2016-02-01 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
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