JPH03186910A - Ｃｍｏｓバンドギャップ電圧基準回路 - Google Patents

Ｃｍｏｓバンドギャップ電圧基準回路

Info

Publication number
JPH03186910A
JPH03186910A JP2292187A JP29218790A JPH03186910A JP H03186910 A JPH03186910 A JP H03186910A JP 2292187 A JP2292187 A JP 2292187A JP 29218790 A JP29218790 A JP 29218790A JP H03186910 A JPH03186910 A JP H03186910A
Authority
JP
Japan
Prior art keywords
transistor
emitter
base
transistors
bipolar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2292187A
Other languages
English (en)
Other versions
JP2513926B2 (ja
Inventor
Fred T Cheng
フレッド　ツンーイェン　チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor Inc
Original Assignee
Samsung Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor Inc filed Critical Samsung Semiconductor Inc
Publication of JPH03186910A publication Critical patent/JPH03186910A/ja
Application granted granted Critical
Publication of JP2513926B2 publication Critical patent/JP2513926B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Housings And Mounting Of Transformers (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎挺公１ 本発明は、バンドギャップ基準電圧を発生するＣＭＯ３
回路に関するものであって、更に詳細には、初期電圧基
準エラー及び温度ドリフトを低下させたバンドギャップ
基準回路に関するものである。
逆」すＬ術 基準電圧回路は多くの目的のために集積回路設計者によ
って使用されており、それらの目的としては、例えばア
ナログ・デジタル変換器、調整電源、比較器回路、ある
タイプの論理回路等がある。特に有用なタイプの基準電
圧回路は、「バンドギャップ」基準回路であり、それは
Ｖ　Ｂ　Ｅ基準回路としても知られており、それはＶ　
ＢＥの負の温度係数と同一の大きさを持った正の温度係
数を具備する電圧を発生し、次いで発生した電圧にＶ　
＋＋ｔを付加して温度依存性を相殺させることである。
スクングードなＣＭＯＳプロセスから得られるつのタイ
プの寄生ＮＰＮバイポーラトランジスタは、そのエミッ
タ、ベース及びコレクタが、夫々、ソース−ドレインＮ
十領域、Ｐウェル領域、及びＮ−シリコン基板に対応す
る縦型トランジスタである。これらの寄生縦型トランジ
スタのコレクタは基板内にあり、従って該トランジスタ
は、共通コレクク形態において使用する場合にのみ適用
可能である。
縦型寄生トランジスタを利用する公知の基準電圧回路］
０の一つを第１図に示しである。ＶＣＣは端子１２に印
加され、それはＣＭＯ３集積回路の基板に対応している
。回路接地は端子１４において設定されている。トラン
ジスタ６及び８は寄生ＮＰＮトランジスタであり、その
各々は、そのコレクタとしてＩＣ基板を使用し、そのベ
ースとしてＰウェルを使用し、且つそのエミッタとして
Ｎ型ドレイン／ソース領域を使用する。同一の値である
抵抗２０及び２２は、トランジスタ６及び８の夫々に対
しての負荷抵抗である。抵抗２４は、トランジスタ６の
エミッタ回路内に接続されており、それを横断して、温
度感応性電圧を発生する。
差動増幅器２６の入力端は、同じ値の抵抗２０及び２２
を横断して接続されており、且つその出力ＶＲＥＦはト
ランジスタ６及び８のベースを駆動するためにフィード
バックされる。このフィードバックのために、ノード２
７及び２８における差動入力を横断しての電位は等しい
（増幅器２６が完全なものであると仮定する、即ち無限
の利得及び入力インピーダンスを有するものと仮定する
）。そうであったとしても、トランジスタ６のエミッタ
における電流密度は、トランジスタ８の電流密度よりも
低い。なぜならば、抵抗２４を横断して電圧が発生する
からである。従って、トランジスタ６及び８は、次式（
１）で与えられる異なったベース・エミッタ電位を示す
。
・　・　・　（１） 尚、Ｔは絶対温度であり、ｋはボルツマン定数であり、
ｑは電子電荷であり、且つＩ　６　／　Ｉ　６　。
Ａ６／Ａ、は、夫々、トランジスタ８及び６の電流とエ
ミッタ面積の比である。
トランジスタ６及び８の間のベース・エミッタ電位にお
ける差△Ｖａｔは、正の温度係数を有する抵抗２４を横
断して表われる。Ｖ　Ｒ２４を発生する電流も抵抗２０
を介して流れるので、正の温度係数を持った△Ｖｌｌｌ
：！：ｊ抵抗２２を横断して課される。抵抗２０及び２
２がマツチされており月つノード２７及び２８における
電位は等しく維持されるので、Δ■１に由来する正の温
度係数６抵抗２２を横断して課される。Ｖ　ＩＩＥｌｌ
は負の温度係数であるので、その一つを他のものをオフ
セットするために使用することが可能である。
ΔＶＢＥの値は、上式（１）に従って、同一の■６及び
■８を有する適宜の比でトランジスタ６及び８の夫々の
エミッタ面積を確立することによって設定される。温度
補償は、Ｒ２０，Ｒ２□Ｒ２４の値を調節することによ
って達成される。
しかしながら、増幅器２６として使用するのに適した理
想的なＣＭＯ５増幅器は入手可能なもの１ てはない。実際的なＣＭＯ３差動増幅器は、温度依存性
人力オフセット電圧を有しており、それはバンドギャッ
プ基準回路１０の実効性を低下させる。バンドギャップ
基準回路１０上の入力オフセット電圧■Ｏ３の効果は次
式によって与えられる。
・　・　（２） ＣＭＯ５差動増幅器の入力オフセット電圧は、典型的に
、高いものであり、２ｍＶを超える値も通常である。＜
　ｌ＋　Ｒ２０／　Ｒ２４）の比も高いものであり、１
０の値も一般的である。これらの−数的な値を適用する
と、増幅器２６の出力端において２０ｍＶのエラーが表
われ、それはノード２７及び２８における電位を等しい
ちのに維持することを可能とするちのではない。
更に、入力オフセット電圧は温度依存性である。バンド
ギャップ基準回路１０に関するこの温度依存性の効果は
次式で与えられる。
ワ ・　・　・　（３） 理解される如く、オフセット電圧温度依存性の項９Ｖ、
、／９Ｔは、（１＋　Ｒ２０／　Ｒ２４）の比で乗算さ
れており、そのことは、バンドギャップ基準回路１０の
性能を更に劣化させる。
バンドギャップ基準回路１０の性能限界を認識して幾つ
かのアプローチが取られている。一つのアプローチは、
バンドギャップ基準回路１０において使用されている差
動増幅器の性能を改善することであるが、このアプロー
チは増幅器２６の構成に顕著な拘束条件を課することと
なる。何れの場合においてら、温度依存性入力オフセッ
ト電圧に影響を与える原因の多くは処理上においても影
響を受けるちのである。別のアプローチは、１９８３年
３月１日に発行された米国特許第４，３７５．５９５号
（Ｕｌｍｅｒ　　ｅｔ　　ａｌ、）によって代表される
。このアプローチ及びその他の同様なアプローチは、回
路の複雑性を増加させ且つチップのコストを増加させる
ものである。
最近、寄生横方向ＮＰＮトランジスタが改善されたＣＭ
ＯＳバンドギャップ基準回路の構成において使用されて
いる。このような回路の二つのちのが、Ｄｅｇｒａｕｗ
ｅ　　ｅｔ　　ａ、１．ｒ横方向バイポーラトランジス
タを使用したＣＭＯ５電圧基準（ＣＭＯ３ｖｏｌｔａｇ
ｅ　　ｒｅｆｅｒｅｎｃｅｓ　　ｕｓｉｎｇ　　１ａｔ
ｅｒａｌ　　ｂｉｐｏｌａｒ　　ｔｒａｎｓｉｓｔｏｒ
ｓ）Ｊ、ＩＥＥＥ・ジャーナル・才ブ・ソリッド・ステ
ー１−・ザーキッツ、Ｖｏｌ、５Ｃ−２０、Ｎｏ、’６
７．１９８５年１２月、ｐｐ・１．１．５１−５７の文
献に開示されている。上記文献の第７（ａ）図及び第７
（ｂ）図に示される如く、これらの回路は、電流ミラー
と、出力増幅器と、電圧制御型電流源と結合して横方向
バイポーラ１−ランジスタを使用している。しかしなが
ら、電圧制御型電流源自身はかなり複雑であり、５個の
付加的な抵抗及び付加的な横方向トランジスタによって
実現されている。したがって、バンドギャップ回路の寸
法は増加されている。
辻−追 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改善した温度安定性
を具備する比較的簡単な低コストのＣＭＯＳバンドギャ
ップ基準回路を提供することを目的とする。
豊−見 本発明によれば、二つの寄生横方向バイポーラ］・ラン
ジスタを使用するＣＭＯＳバンドギャップ電圧基準回路
が提供される。該横方向！・ランジスクのコレクタは互
いに接続されている。第一抵抗の一端が、該バイポーラ
トランジスタの一方のエミッタへ接続されている。第二
抵抗の一端は、該第−抵抗の他端へ接続されると共に、
該他方のバイポーラトランジスタのエミッタへ接続され
ており、且つその他端は接地電位へ接続されている。
増幅器が該他方のバイポーラトランジスタのコレクタへ
接続されており、且つその出力端は該両方のバイポーラ
トランジスタのベースへ接続されている。該増幅器出力
端と接地電位との間の電位が基準電位である。
叉狙舅 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第２図に示した基準電圧回路１００は、スタンダードな
ＣＭＯＳプロセスで製造するのに適している。供給電圧
ＶＣＣが端子１０２に印加され、且つ回路接地は端子１
０４において与えられる。
トランジスタ１０６及び１０８は寄生横方向ＮＰＮトラ
ンジスタであり、それらは、夫々のフリなコレクタ１２
６及び１２８を有すると共に、後述する如くバイアスさ
れる夫々のゲート１２２及び１２４を有している。電流
源１１２及び１１４を具備する電流ミラー］１０は、Ｎ
ＰＮｈランジスタ１０６へ電流１１１２を供給し且つト
ランジスタ１０８へ電流Ｉ］１４を供給し、且つ電流■
１１２及び１１１４を等しく維持する。抵抗１１６は、
トランジスタ１０６のエミッタ回路内に設けられており
、且つ抵抗１１８は両方のトランジスタ１０６及び１０
８のエミッタ回路内に設けられている。単位利得増幅器
１２０は、その入力端を１−ランジスク１０８のコレク
タへ接続しており、且つその出力端１２９においてＶＲ
ＥＦを供給する。Ｖ　ＲＥＦは、トランジスタ１０６及
び１．０８の夫々のベースへフィードバックされる。
バンドギャップ基準回路１００の動作は以下の如くであ
る。トランジスタ１０６及び１０８はＶＲＥＦによって
駆動される。トランジスタ１０６が電流ミラー１１０の
ソース１１２からの電流の増分的な量を引出すと、ソー
ス１１４はトランジスタ１０８内へ等しい増分の電流を
発生する。
従って、電流ミラー１１０は、トランジスタ１０６のコ
レクタへの電流■１１２とトランジスタ１０８のコレク
タへの電流■１１４とを等しいものとさせる。
トランジスタ１０６及び１０８は実質的に同一の拡散分
布状態で製造される。エミッタ面積における差異のため
に、トランジスタ１０６及び１０８のベース　エミッタ
領域を横断しての電流密度は等しくない。電流密度が異
なるので、次式で与えられる如く、トランジスタ１０６
及び１０８のベース・エミッタ接合を横断しての電位は
異なる。
・　・　（４） トランジスタ１０６及び１０８の間のベース・エミック
電位△Ｖａｔにおける差異は、以下の理由により、抵抗
１１．６を横断して表われる。二つの分岐部が、トラン
ジスタ１０６及び１０８のベースにおけるノードとノー
ド１１７とを接続し、且つ該分岐部を横断しての電位は
同一である。該分岐部の一つを横断しての電位はＶ　Ｂ
Ｅ１０８である。
他方の分岐部を横断しての電位は、抵抗１１６を横断し
ての電圧降下は（ｒ　Ｖ　、１６Ｊ　）及びＶ　ｉｔ＋
ｏａを横断しての電圧降下の和である。ノード１１７は
、　ＶＲ１１６＋ＶＢ（１０６をＶＢＥＩ０８と等しく
させ、即ち次式が成立する。
ＶＲ１１６”　ＶＢＥＩＯＩＩ　−ＶＢＥＩＯＩＩ　　
　・・・（５）上式（４）をトランジスタ１０６及び１
０８へ適用するとΔＶ　ＢＥ＝　Ｖ　ｓｌ：ｅｏｅ　　
Ｖ　ＩＩＥ１０８の関係を発生するので、■、、６が△
■Ｉｌｌ：と等しくなる。
Ｖ＋＋ｚａを発生する電流も、抵抗１１８を横断して電
圧降下を発生し、それは△ＶＩＩＨの符号から明らかな
如く、正の温度係数を有している。ΔＶ　８Ｅに由来す
るこの正の温度係数は、抵抗１１．８を横断して印加さ
れ、且つＶ　ＢＥＩＯａの負の温度係数をオフセットす
る効果を有する。
■ＲＦ、Ｆの値は、次式に従って決定される。
・　・　・　（６） 尚、ｎはトランジスタ１０６及び１０８のエミッタ面積
の比である。その適宜の比は、夫々のベース・エミッタ
領域を適宜寸法決定することにより、又は適宜の数の同
一のトランジスタを並列的に接続することによって確立
される。
バンドギャップ基準回路１００の温度安定性は次式によ
って与えられる。
・　・　・　（７） 典型的に、ｅＶ　ＢＦ、、、ａ　／　９Ｔ　Ｌｉ約−２
、０ｍ　Ｖ　／　°Ｃであり、且ツ９　Ｖ　Ｔ　／　９
　Ｔは約＋０．０８５　ｍ　Ｖ　／　’Ｃである。ｎ及
び比Ｒ１，１８／Ｒ１１６の値は、９ＶＲＥＦ　／９Ｔ
をゼロとさせるように選択され、それによりゼロの温度
係数が達成される。
第３図に示したバンドギャップ基準回路１００の詳細な
概略図は第２図の概略図と同様であるが、電流ミラー１
．１０及び増幅器１２０を詳細に示した点が異なってい
る。電流ミラー１１．０は、従来のカスコード構成のＣ
ＭＯ３電流ミラーである。寄生ＮＰＮ　Ｉ−ランジスタ
１０６が、基４ＰＭＯＳトランジスタ１３０及び１３２
を介して増分的な電流を流す場合、トランジスタ対１３
０，１３４及び１３２，１３６のソース・ドレイン電圧
は等しく増加される。従って、］−ランジスク１３４及
び１３Ｇは、はぼ同し増分の電流をノード１０ ３７へ発生させる。
電流ミラー１１０におけるオフセットを減少させるため
に、電流ミラー１１０は、可及的に対称的であるように
構成されており、且つトランジスタ１３０，１３２，１
３４，１３６は大面積トランジスタとして構成されてい
る。■ＣＣ変動に対する感度を最小とするために、トラ
ンジスタ１３０及び１３４は完全な飽和領域で動作され
る。
増幅器１２０は従来の二段ソースホロワ増幅器である。
第一段ＰＭＯＳトランジスタ１３８のゲートは、トラン
ジスタ１０８のコレクタへ接続されており、且つそのド
レインは接地へ接続されている。第二段の従来の寄生縦
型ＮＰＮ　Ｉ−ランジスタ１４０のベースはトランジス
タ１３８のソスヘ接続されており、且つそのエミッタに
おいて低出力インピーダンスを与え、それからＶ　ＲＥ
Ｆがとられる。トランジスタ１４０のコレクタはチップ
の基板内にあり、該基板はＶＣＣへ接続されている。Ｍ
ＯＳトランジスタ１３９は、ＶＣＣとトランジスタ１３
８のソースとの間に接続されており、電流経路を与えて
いる。トランジスタ１３９のゲートは、電流ミラー１１
．０のトランジスタ１３０及び１３４のゲート回路へ接
続されており、電流ミラー１１．０はトランジスタ１３
９の動作を深い飽和状態に維持する。
横方向トランジスタ１０６及び１０８の適切な動作のた
めに、ＶＣＣが基板へ印加され、それは関連する縦型ト
ランジスタのコレクタ１２６及び１２８を形成しており
、且つ夫々のゲー１−１２２及び１２４はそれらのスレ
ッシュホールド電圧以下にバイアスされる。後者は、例
えば、ゲート１２２及び１２４を接地１０４へ図示した
如くに接続することにより、又は夫々、トランジスタ１
０６及び１０８のエミッタへ接続することによって達成
される。
トランジスタ１０６及び］、　０８として使用するのに
適したトランジスタ２００を第４図に示しである。トラ
ンジスタ２００は、ＰウェルＣＭＯＳプロセスで実現さ
れるが、その他のＣＭＯＳプロセスを使用することも可
能である。Ｐウェル２０４がＮ−基板２０２内に設けら
れている。横方向寄生ＮＰＮトランジスタが、エミッタ
として機能する円形状のＮ十拡散領域２０６と、その周
りのベースとして機能するＰ−ウェル２０４のリング状
Ｐ−領域２１０と、その周りのコレクタどして機能する
リング状Ｎ十拡散領域２１２とを有する同心状のレイア
ウトから得られる。Ｐ十拡散領域２０８を介してベース
２１０への接続が形成されている。ポリシリコンゲート
２１６が、ベース２］０の上に設けられており、且つゲ
ート酸化膜２１８によってそれから絶縁されている。縦
型寄生Ｎ　Ｐ　Ｎ　＋−ランジスタが、エミッタ２０６
とベースとしての基板２０２の間のＰウェル２０４の領
域２】４を使用して、エミッタ２０６と基板２０２から
得られている。領＠２］４への接続は、Ｐ＋領域２０８
を介して形成されており、且つ基板２０２への接続はＮ
＋ドープ領域２２０を介して形成されている。寄生トラ
ンジスタ２００がトランジスタ１０６又は１０８として
使用される場合、縦型トランジスタよりも横方向トラン
ジスタの方　３ がより重要であるので、ベース２１０の（即ち、ゲー１
−２１６）の長さが最小とされており、且つエミッタ２
０６の周辺対表面の比が最大とされている。公知の任意
の適宜の態様で、種々の領域２０６　２０８　２１２　
２１．６　２２０へコンタクトが形成されている。
トランジスタ２００は以下の如くに動作される。横方向
トランジスタのコレクタ２１２が基板へ接続されておら
ず、一方縦型トランジスタのコレクタ２２０が基板へ接
続されていることに注意すべきである。この横方向トラ
ンジスタは、領域２１０内に蓄積層を形成するためにそ
のスレッシュホールド電圧よりもかなり下にゲート２１
Ｇをバイアスさせることによって動作状態とされ、その
際に領域２０６と２１２との間のＭＯＳトランジスタの
動作を防止している。ベース２０８と、エミッタ２０６
と、コレクタ２１２は、上述した如く、適宜にバイアス
される。基板（即ちコレクタ２２０）がｖＣＣに接続さ
れているので、関連する縦型１−ランジスタは活性状態
となる。
　４ ＶＣＣ＝５．ＯＶ及びＶ　ＲＥＦ　”　］　、　２３５
　Ｖの場合の、バンドギャップ基準回路１００に対する
典型的な値は以下の如くである。トランジスタ１０６は
、８個の個別的なトランジスタとしてレイアウトされて
いる（ｎ＝８）。トランジスタ１０８は、個別的な１−
ランジスタとしてレイアウトされている。］・ラランジ
ッタ１０８び結合してトランジスタ１０６を形成する個
別的トランジスタは実質的に同一である。トランジスタ
１４０は、良好な駆動能力を与えるような態様で実現さ
れる。
これは、複数個の個別的なトランジスタを並列的に結合
させるか、又は駆動能力をブーストするために大きなエ
ミッタ面積を有するトランジスタをｌノイアウトするこ
とによって行われる。抵抗１１６及び１１８は、夫々、
１０００Ω及び７５００ΩのＰ十抵抗である。従って、
Ｒ１１８／Ｒ１１６の比は７５である。電流ミラー１１
０におけるオフセットは、該電流ミラーを可及的に対称
的であるように構成することによって最小とされている
。更に、各トランジスタ１．３０．１’３２．１３４．
１３６は大きな面積で構成されている。バンドギャップ
基準回路１００はトリミングを必要とするものではない
。なぜならば、基準発生回路経路内にはオフセット項が
存在しないからである。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。例えば、本
発明は、使用した１−ランジスタ２００の特定のタイプ
によって制限されるべきものではなく、又何れかの特定
の抵抗値及びバイアス電圧値に制限されるべきものでは
ない。
【図面の簡単な説明】
第１図は、従来のバンドギャップ基準回路の概略図、第
２図は本発明の一実施例に基づいて構成されたバンドギ
ャップ基準回路の一般化した概略図、第３図は第２図の
バンドギャップ基準回路の詳細な概略図、第４図は第２
図のバンドギャップ基準回路において使用される寄生Ｎ
ＰＮトランジスタの一部の断面を示した概略斜視図、で
ある。 （符号の説明） １００・基準電圧回路 ］、　ｌ　Ｏ：電流ミラ １２０：増幅器

Claims (10)

    【特許請求の範囲】
  1. １．ＣＭＯＳバンドギャップ電圧基準回路において、第
    一及び第二バイポーラトランジスタが設けられており、
    前記第一及び第二バイポーラトランジスタの夫々のコレ
    クタへ接続されている二つの出力ノードを持った電流ミ
    ラーが設けられており、前記第一バイポーラトランジス
    タのエミッタへ接続されている一端を持った第一抵抗が
    設けられており、前記第二バイポーラトランジスタのエ
    ミッタへ接続されると共に前記第一抵抗の他端へ接続さ
    れた一端を持っており且つ接地電位へ接続された他端を
    持っている第二抵抗が設けられており、前記第二バイポ
    ーラトランジスタのコレクタへ接続されている増幅器が
    設けられており、前記増幅器の出力端は前記第一及び第
    二バイポーラトランジスタの夫々のベースへ接続されて
    おり、且つ前記出力端と接地電位との間の電位が基準電
    位であることを特徴とする回路。
  2. ２．特許請求の範囲第１項において、前記第一及び第二
    バイポーラトランジスタのベース・エミッタ接合面積及
    び前記第一及び第二抵抗の値が、次式 ▲数式、化学式、表等があります▼ に従って選択した∂Ｖ＿Ｒ＿Ｅ＿Ｆ／∂Ｔを発生すべく
    選択されており、尚Ｖ＿Ｂ＿Ｅ＿２は前記第二バイポー
    ラトランジスタのベース・エミッタ接合電位であり、Ｒ
    ＿１及びＲ＿２は前記第一及び第二抵抗の夫々の抵抗値
    であり、ｎは前記第二バイポーラトランジスタのベース
    ・エミッタ面積に対する前記第一バイポーラトランジス
    タのベース・エミッタ面積の比であることを特徴とする
    回路。
  3. ３．特許請求の範囲第２項において、前記選択した∂Ｖ
    ＿Ｒ＿Ｅ＿Ｆ／∂Ｔが０であることを特徴とする回路。
  4. ４．特許請求の範囲第３項において、前記第一及び第二
    バイポーラトランジスタのベース・エミッタ接合面積及
    び前記第一及び第二抵抗の値が、次式 ▲数式、化学式、表等があります▼ に従って選択したＶ＿Ｒ＿Ｅ＿Ｆを発生すべく選択され
    ていることを特徴とする回路。
  5. ５．ＣＭＯＳバンドギャップ電圧基準回路において、第
    一及び第二寄生横方向ＮＰＮトランジスタが設けられて
    おり、第一カスコードＣＭＯＳ増幅器が設けられており
    、前記第一カスコードＣＭＯＳ増幅器は、ソースをＶＣ
    Ｃへ接続し且つドレインをそのゲートへ接続した第一Ｍ
    ＯＳトランジスタと、ソースを前記第一ＭＯＳトランジ
    スタのドレインへ接続しており且つドレインを前記第一
    横方向ＮＰＮトランジスタのコレクタとそのゲートとに
    接続している第二ＭＯＳトランジスタとを具備しており
    、第二カスコードＣＭＯＳ増幅器が設けられており、前
    記第二カスコードＣＭＯＳ増幅器は、ソースをＶＣＣへ
    接続しており且つゲートを前記第一ＭＯＳトランジスタ
    のゲートへ接続している第三ＭＯＳトランジスタと、ソ
    ースを前記第三ＭＯＳトランジスタのドレインへ接続し
    ておりゲートを前記第二ＭＯＳトランジスタのゲートへ
    接続しており且つドレインを前記第二横方向ＮＰＮトラ
    ンジスタのコレクタへ接続している第四ＭＯＳトランジ
    スタとを具備しており、一端を前記第一横方向ＮＰＮト
    ランジスタのエミッタへ接続している第一抵抗が設けら
    れており、一端を前記第一抵抗の他端へ接続すると共に
    前記第二横方向ＮＰＮトランジスタのエミッタへ接続し
    ており且つ他端を接地電位へ接続している第二抵抗が設
    けられており、第三カスコードＣＭＯＳ増幅器が設けら
    れており、前記第三カスコードＣＭＯＳ増幅器が、ソー
    スをＶＣＣへ接続しており且つゲートを前記第一ＭＯＳ
    トランジスタのゲートへ接続している第五ＭＯＳトラン
    ジスタと、ソースを前記第五ＭＯＳトランジスタのドレ
    インへ接続しており、ゲートを前記第二横方向ＮＰＮト
    ランジスタのコレクタへ接続しており且つドレインを接
    地電位へ接続している第六ＭＯＳトランジスタを具備し
    ており、コレクタをＶＣＣへ接続しており、ベースを前
    記第六ＭＯＳトランジスタのソースへ接続しており且つ
    エミッタを前記第一及び第二横方向ＮＰＮトランジスタ
    の夫々のベースへ接続している寄生ＮＰＮトランジスタ
    が設けられており、前記エミッタと接地電位との間の電
    位が基準電位であることを特徴とする回路。
  6. ６．特許請求の範囲第５項において、前記第一及び第二
    横方向ＮＰＮトランジスタのベース・エミッタ接合面積
    及び前記第一及び第二抵抗の値が、次式 ▲数式、化学式、表等があります▼ に従って選択した∂Ｖ＿Ｒ＿Ｅ＿Ｆ／∂Ｔを発生すべく
    選択されており、尚Ｖ＿Ｂ＿Ｅ＿Ｚは前記第二横方向Ｎ
    ＰＮトランジスタのベース・エミッタ接合電位であり、
    Ｒ＿１及びＲ＿２は前記第一及び第二抵抗の夫々の抵抗
    値であり、且つｎは前記第二横方向ＮＰＮトランジスタ
    のベース・エミッタ面積に対する前記第一横方向ＮＰＮ
    トランジスタのベース・エミッタ面積の比であることを
    特徴とする回路。
  7. ７．特許請求の範囲第６項において、前記選択した∂Ｖ
    ＿Ｒ＿Ｅ＿Ｆ／∂Ｔの値は０であることを特徴とする回
    路。
  8. ８．特許請求の範囲第７項において、前記第一及び第二
    横方向ＮＰＮトランジスタのベース・エミッタ接合面積
    及び前記第一及び第二抵抗の値が、次式 ▲数式、化学式、表等があります▼ に従って選択したＶ＿Ｒ＿Ｅ＿Ｆを発生すべく選択され
    ていることを特徴とする回路。
  9. ９．特許請求の範囲第８項において、前記第一及び第二
    カスコードＣＭＯＳ増幅器を具備する回路部分が対称的
    な構成であり、且つ前記第一，第二，第三及び第四ＭＯ
    Ｓトランジスタが大面積トランジスタであることを特徴
    とする回路。
  10. １０．ＣＭＯＳバンドギャップ電圧基準回路において、
    第一及び第二バイポーラトランジスタが設けられており
    、選択した温度範囲に亘って前記第一バイポーラトラン
    ジスタのコレクタへ電流を供給する手段が設けられてお
    り、前記選択した温度範囲に亘って前記第一電流の大き
    さと等しい大きさを持った第二電流を前記第二バイポー
    ラトランジスタのコレクタへ供給する手段が設けられて
    おり、前記第二バイポーラトランジスタにおける電流密
    度と異なった電流密度を前記第一バイポーラトランジス
    タ内に確立する手段が設けられており、前記確立する手
    段を横断しての電圧降下及び前記第一バイポーラトラン
    ジスタのベース・エミッタ接合を横断しての電圧降下の
    関数である電圧降下を発生する手段が設けられており、
    前記電圧降下発生手段は前記第二バイポーラトランジス
    タのエミッタへ接続されており、前記第二バイポーラト
    ランジスタのコレクタにおける電圧を増幅する手段が設
    けられており、前記増幅された電圧は基準電位であり、
    前記増幅した電圧を前記第一及び第二バイポーラトラン
    ジスタのベースへ供給する手段が設けられていることを
    特徴とするＣＭＯＳバンドギャップ電圧基準回路。
JP2292187A 1989-11-17 1990-10-31 Ｃｍｏｓバンドギャップ電圧基準回路 Expired - Fee Related JP2513926B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/438,909 US5132556A (en) 1989-11-17 1989-11-17 Bandgap voltage reference using bipolar parasitic transistors and mosfet's in the current source
US438,909 1989-11-17

Publications (2)

Publication Number Publication Date
JPH03186910A true JPH03186910A (ja) 1991-08-14
JP2513926B2 JP2513926B2 (ja) 1996-07-10

Family

ID=23742526

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2292187A Expired - Fee Related JP2513926B2 (ja) 1989-11-17 1990-10-31 Ｃｍｏｓバンドギャップ電圧基準回路

Country Status (5)

Country Link
US (1) US5132556A (ja)
EP (1) EP0429198B1 (ja)
JP (1) JP2513926B2 (ja)
KR (1) KR940005987B1 (ja)
DE (1) DE69024619T2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005196738A (ja) * 2003-12-29 2005-07-21 Silicon Storage Technology Inc 低電圧ｃｍｏｓバンドギャップ基準
US7164308B2 (en) 2003-01-17 2007-01-16 International Rectifier Corporation Temperature compensated bandgap voltage reference
JP2007507985A (ja) * 2003-10-03 2007-03-29 アナログ デバイスズ インコーポレイテッド フェーズロックループ帯域幅校正回路及びその方法
KR100682818B1 (ko) * 1997-08-15 2007-07-09 프리스케일 세미컨덕터, 인크. 기준회로및방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481179A (en) * 1993-10-14 1996-01-02 Micron Technology, Inc. Voltage reference circuit with a common gate output stage
US5548205A (en) * 1993-11-24 1996-08-20 National Semiconductor Corporation Method and circuit for control of saturation current in voltage regulators
BE1008031A3 (nl) * 1994-01-20 1995-12-12 Philips Electronics Nv Storingsongevoelige inrichting voor opwekken van instelstromen.
EP0701190A3 (en) * 1994-09-06 1998-06-17 Motorola, Inc. CMOS circuit for providing a bandgap reference voltage
US5559424A (en) * 1994-10-20 1996-09-24 Siliconix Incorporated Voltage regulator having improved stability
KR0143344B1 (ko) * 1994-11-02 1998-08-17 김주용 온도의 변화에 대하여 보상 기능이 있는 기준전압 발생기
US5537077A (en) * 1994-12-23 1996-07-16 Advanced Micro Devices, Inc. Power supply dependent method of controlling a charge pump
US5892388A (en) * 1996-04-15 1999-04-06 National Semiconductor Corporation Low power bias circuit using FET as a resistor
US5821807A (en) * 1996-05-28 1998-10-13 Analog Devices, Inc. Low-power differential reference voltage generator
US5949279A (en) * 1997-05-15 1999-09-07 Advanced Micro Devices, Inc. Devices for sourcing constant supply current from power supply in system with integrated circuit having variable supply current requirement
US6002244A (en) * 1998-11-17 1999-12-14 Impala Linear Corporation Temperature monitoring circuit with thermal hysteresis
US6100667A (en) * 1999-01-21 2000-08-08 National Semiconductor Corporation Current-to-voltage transition control of a battery charger
GB2355552A (en) 1999-10-20 2001-04-25 Ericsson Telefon Ab L M Electronic circuit for supplying a reference current
US6194886B1 (en) * 1999-10-25 2001-02-27 Analog Devices, Inc. Early voltage and beta compensation circuit for a current mirror
DE10047620B4 (de) * 2000-09-26 2012-01-26 Infineon Technologies Ag Schaltung zum Erzeugen einer Referenzspannung auf einem Halbleiterchip
US6566850B2 (en) 2000-12-06 2003-05-20 Intermec Ip Corp. Low-voltage, low-power bandgap reference circuit with bootstrap current
US6366071B1 (en) 2001-07-12 2002-04-02 Taiwan Semiconductor Manufacturing Company Low voltage supply bandgap reference circuit using PTAT and PTVBE current source
US6690228B1 (en) * 2002-12-11 2004-02-10 Texas Instruments Incorporated Bandgap voltage reference insensitive to voltage offset
TW200524139A (en) * 2003-12-24 2005-07-16 Renesas Tech Corp Voltage generating circuit and semiconductor integrated circuit
US7321225B2 (en) * 2004-03-31 2008-01-22 Silicon Laboratories Inc. Voltage reference generator circuit using low-beta effect of a CMOS bipolar transistor
US7224210B2 (en) * 2004-06-25 2007-05-29 Silicon Laboratories Inc. Voltage reference generator circuit subtracting CTAT current from PTAT current
CN103677037B (zh) * 2012-09-11 2016-04-13 意法半导体研发（上海）有限公司 用于生成带隙基准电压的电路和方法
US8816756B1 (en) 2013-03-13 2014-08-26 Intel Mobile Communications GmbH Bandgap reference circuit
CN107203241B (zh) * 2017-05-30 2018-09-14 深圳市广联智通科技有限公司 一种偏置电流产生电路
US10795395B2 (en) * 2018-11-16 2020-10-06 Ememory Technology Inc. Bandgap voltage reference circuit capable of correcting voltage distortion
CN111552345B (zh) * 2020-06-03 2022-01-18 南京微盟电子有限公司 一种补偿带隙基准电压分流的稳压电路
US11703527B2 (en) 2020-09-04 2023-07-18 Changxin Memory Technologies, Inc. Voltage detection circuit and charge pump circuit
CN114137294A (zh) * 2020-09-04 2022-03-04 长鑫存储技术有限公司 电压检测电路及电荷泵电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850772A (ja) * 1981-09-21 1983-03-25 Hitachi Ltd 半導体装置
JPS5896318A (ja) * 1981-12-03 1983-06-08 Fujitsu Ltd 定電圧発生回路
JPS61169920A (ja) * 1985-01-17 1986-07-31 サートル・エレクトロニク・オルロジユール・ソシエテ・アノニム 基準電圧源装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3586987A (en) * 1969-04-10 1971-06-22 Fairchild Camera And Instr Transistor bias circuit
GB1527718A (en) * 1974-10-29 1978-10-11 Solartron Electronic Group Reference voltage sources
US4263519A (en) * 1979-06-28 1981-04-21 Rca Corporation Bandgap reference
US4317054A (en) * 1980-02-07 1982-02-23 Mostek Corporation Bandgap voltage reference employing sub-surface current using a standard CMOS process
US4375595A (en) * 1981-02-03 1983-03-01 Motorola, Inc. Switched capacitor temperature independent bandgap reference
US4349778A (en) * 1981-05-11 1982-09-14 Motorola, Inc. Band-gap voltage reference having an improved current mirror circuit
US4571507A (en) * 1982-05-12 1986-02-18 Hybrid Systems Corporation Successive approximation analog-to-digital converter
US4577119A (en) * 1983-11-17 1986-03-18 At&T Bell Laboratories Trimless bandgap reference voltage generator
US4588941A (en) * 1985-02-11 1986-05-13 At&T Bell Laboratories Cascode CMOS bandgap reference
EP0217225B1 (de) * 1985-09-30 1991-08-28 Siemens Aktiengesellschaft Trimmbare Schaltungsanordnung zur Erzeugung einer temperaturunabhängigen Referenzspannung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850772A (ja) * 1981-09-21 1983-03-25 Hitachi Ltd 半導体装置
JPS5896318A (ja) * 1981-12-03 1983-06-08 Fujitsu Ltd 定電圧発生回路
JPS61169920A (ja) * 1985-01-17 1986-07-31 サートル・エレクトロニク・オルロジユール・ソシエテ・アノニム 基準電圧源装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682818B1 (ko) * 1997-08-15 2007-07-09 프리스케일 세미컨덕터, 인크. 기준회로및방법
US7164308B2 (en) 2003-01-17 2007-01-16 International Rectifier Corporation Temperature compensated bandgap voltage reference
JP2007507985A (ja) * 2003-10-03 2007-03-29 アナログ デバイスズ インコーポレイテッド フェーズロックループ帯域幅校正回路及びその方法
JP2005196738A (ja) * 2003-12-29 2005-07-21 Silicon Storage Technology Inc 低電圧ｃｍｏｓバンドギャップ基準

Also Published As

Publication number Publication date
EP0429198A3 (en) 1991-08-07
KR910010699A (ko) 1991-06-29
EP0429198B1 (en) 1996-01-03
DE69024619T2 (de) 1996-06-27
KR940005987B1 (ko) 1994-06-30
DE69024619D1 (de) 1996-02-15
EP0429198A2 (en) 1991-05-29
US5132556A (en) 1992-07-21
JP2513926B2 (ja) 1996-07-10

Similar Documents

Publication Publication Date Title
JP2513926B2 (ja) Ｃｍｏｓバンドギャップ電圧基準回路
US7088085B2 (en) CMOS bandgap current and voltage generator
EP0194031B1 (en) Cmos bandgap reference voltage circuits
US7880533B2 (en) Bandgap voltage reference circuit
US6900689B2 (en) CMOS reference voltage circuit
JP4714467B2 (ja) 改善されたヘッドルームを有するｃｍｏｓ電圧バンドギャップ基準
US6987416B2 (en) Low-voltage curvature-compensated bandgap reference
US4263519A (en) Bandgap reference
CN100570528C (zh) 折叠式级联能隙参考电压电路
US4935690A (en) CMOS compatible bandgap voltage reference
US5229711A (en) Reference voltage generating circuit
JPH04312107A (ja) 定電圧回路
CN110895423B (zh) 用于与绝对温度成比例电路的系统和方法
US7164260B2 (en) Bandgap reference circuit with a shared resistive network
US6242897B1 (en) Current stacked bandgap reference voltage source
US6288525B1 (en) Merged NPN and PNP transistor stack for low noise and low supply voltage bandgap
US4926138A (en) Fully-differential reference voltage source
US7675353B1 (en) Constant current and voltage generator
JP3694348B2 (ja) バンドギャップ基準電圧を供給するｃｍｏｓ回路
US6683444B2 (en) Performance reference voltage generator
CN114371758B (zh) 基准电压电路及芯片
Schade et al. A low-voltage BiMOS op amp
KR0158625B1 (ko) 자유 컬렉터단자를 구비한 바이폴라 트랜지스터 회로
KR950003019B1 (ko) 밴드갭 기준전압 발생회로
Fabre Bidirectional current-controlled PTAT current source

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080430

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090430

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100430

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees