JPH03188652A - ウエハスケール半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次］ 概要 産業上の利用分野 従来の技術（第５図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 ［概要］ ウェハスケール半導体記憶装置、特にウェハスケールの
メモリを再構成し、１つの記憶装置として用いる際の欠
陥メモリ回避に関し、 該ウェハスケールのメモリの再構成論理回路が故障した
場合であっても、電源線と欠陥メモリとを分離し、該欠
陥メモリを再現性よく回避して無駄な消費電力の低減化
を図ることを目的とし、電源線に第１のスイッチングト
ランジスタを介して接続された記憶回路と、前記ＴＬ電
源線第２のスイッチングトランジスタを介して接続され
た制御論理回路と、前記第１及び第２のスイッチングト
ランジスタのゲートと前記制御論理回路との間に設けら
れた保護対策回路とを具備し、前記保護対策回路は、前
記電源線と接地線との間に直列接続されたヒユーズ素子
および抵抗素子と、前記ヒユーズ素子および抵抗素子の
接続点。

制？１１論理回路の出力点および前記第１及び第２のス
イッチングトランジスタの各ゲートに接続された論理出
力回路からなることを含み構成する。

〔産業上の利用分野］ 本発明は、ウェハスケール半導体記憶装置に関するもの
であり、更に詳しく言えばウェハスケールのメモリを再
構成し、１つの記憶装置として用いる際の欠陥メモリ回
避に関するものである。

近年、コンピュータシステムの高性能化はめざましく、
ｌシステム当たりのメモリ使用量かや速に伸びている。

このため、大容量で、かつコンパクトなメモリシステム
として、ウェハスケールメモリが開発製造された。

ところで、ウェハスケールのメモリを再構成する場合、
再構成論理回路が故障しても、これをバ、クア、プする
ことができる装置が望まれている。

〔従来の技術〕

第５図は、従来例のウェハスケール半導体記憶装置に係
る構成図である。

同図は、ウェハスケールのメモリ全体図と、１つのメモ
リ回路に係る構成図を示している。

図において、ウェハスケールのメモリは、半導体ウェハ
１上に形成された複数のメモリ回路２を欠陥メモリ回路
５を回避しながら通信経路３を介して結線され、再構成
されてなるものである。

メモリ回路２は、記憶素子（ＤＲＡＭ）２ａ書込み／続
出し制御論理回路（Ｃ０ＮＬＯＧ２）２ｂ、再構成用論
理回路（ＣＯＮＬＯＧＩ）２ｃおよびスイッチングトラ
ンジスタＱＡからなる。

スイッチングトランジスタＱＡは、ＤＲＡＭ２ａへの電
源供給制御をするＰチャネルＭＯ３）ランジスタであり
、ＣＯＮ　Ｌ　ＯＧ　（ＣｏｎｆｉｇｕｒａｔｉｏｎＬ
ｏｇｉｃ）から出力されるゲート制御信号によりｒＯＮ
Ｊ　、ｒＯＦＦ、制御される。

Ｃ０ＮＬＯＧ　１は、ＤＲＡＭ２ａが内部故障等の理由
により電源電流の供給をすることができない場合、該Ｄ
ＲＡＭ２ａを欠陥メモリとして取扱い、そこへの１ｌｉ
ｔＨ供給を切断するものである。これにより、ＤＲＡＭ
２ａがウェハスケールメモリの構成対象から除外される
。

〔発明が解決しようとする課題〕

ところで、従来例によれば、欠陥のあるＤＲＡＭ２ａを
ウェハスケールのメモリの構成対象から除外する場合、
Ｃ０ＮＬＯＧ１から「Ｌ」レベルのゲート制御信号がト
ランジスタＱＡに入力される。これにより、該トランジ
スタＱＡがｒＯＦＦＪされ、ＤＲＡＭ２ａとＴＬｒＪ線
ＶＣＣとを分離している。

しかし、Ｃ０ＮＬＯＧ１がプロセス上の何らかの原因で
ＤＲＡＭ２ａを構成対象から除外する内容の論理を受け
た場合であっても、「ＬＪレレベをトランジスタＱＡに
出力することがある。

これは、ＤＲＡＭ２　ａの欠陥発生原因と同様に、十分
な製造管理をしていた場合でも、シリコンウェハおよび
ウェハプロセス中に原始的に発生した欠陥結晶を含む基
板にトランジスタが形成されたために、これを原因とし
て該トランジスタの出力が反転したり、アルミニウム配
線がプロセス上の何らかの原因で眉間短絡が発生し、こ
れに起因して論理出力が反転したものと考えられる。

このため、欠陥メモリの回避処理を実行した場合であっ
ても、トランジスタＱＡがｒＯＮＪ　して、Ｔｉ、ＦＡ
線ＶＣＣと、内部故障等を起こしたＤＲＡＭ２ａとが接
続される。この結果、電源線■ＣＣから該ＤＲＡＭ２ａ
にショート電流が流れる。これにより、他のメモリ回路
への印加電圧が低下したリ、特にスタンバイ時のウェハ
全体の消費電力が増加するという問題がある。

本発明は、かかる従来例の問題点に鑑みて創作されたも
のであり、ウェハスケールのメモリの再構成論理回路が
故障した場合であっても、電＃を線と欠陥メモリとを分
離し、該欠陥メモリを再現性よく回避して無駄な消費電
力の低減化を図ることを可能とするウェハスケール半導
体記憶装置の提供を目的とする。

回路１３とを具備し、前記保護対策回路１３は、前記ｉ
ｉｔ源線■ＣＣと接地線ＧＮＤとの間に直列接続された
ヒユーズ素子Ｆおよび抵抗素子Ｒと、前記ヒユーズ素子
Ｆおよび抵抗素子Ｒの接続点Ｐ。

制御論理回路１２の出力点および前記第１及び第２のス
イッチングトランジスタＱＡ及びＱＢの各ゲートＧ１及
びＧ２に接続された論理出力回路１３ａからなることを
特徴とし、上記目的を達成する。

〔課題を解決するための手段〕

第１図は、本発明のウェハスケール半導体記憶装置に係
る原理図を示している。

その装置は、電＃線■ＣＣに第１のスイッチングトラン
ジスタＱＡを介して接続された記憶回路ＩＩと、前記電
源線■ＣＣに第２のスイッチングトランジスタＱＢを介
して接続された制ｉ１１　ｓ＝理回路１２と、前記第１
及び第２のスイッチングトランジスタＱＡ及びＱＢのゲ
ートＧ１及びＧ２と前記制御論理回路１２との間に設け
られた保護対策（作用〕 本発明によれば、第１及び第２のスイッチングトランジ
スタＱＡ、ＱＢと制御論理回路１２との間に、ヒユーズ
素子Ｆ、抵抗素子Ｒおよび論理出力回路１３ａからなる
保護対策回路１３が設けられている。

このため、制御論理回路１２に故障がない通常時には、
第２のスイッチングトランジスタＱＢに、ヒユーズ素子
Ｆ、抵抗素子Ｒで定まる「Ｌ」レベルが常に出力され、
ＱＢがＯＮしていることから、保護対策回路１３から第
１のスイッチングトランジスタＱＡに「ＴＩ」レベルを
出力することにより、電源線■ＣＣと欠陥を起こした記
憶回路１１とを分離することができる。また、制御論理
回路１２に故障が発生した異常時には、ヒユーズ素子Ｆ
を切断することにより、第２のスイッチングトランジス
タＱＢにｒＨ」レベルが出力され、ＱＢがＯＦＦするこ
とから、保護対策回路１３から該トランジスタＱＡに「
Ｈ」レベルが出力され、通常時と同様に、欠陥を起こし
た記憶回路１１を電源線■ＣＣから分離することができ
る。　従って、制御論理回路１２の欠陥回避動作機能を
保護対策回路２３によってバックアップすることが可能
となる。

これにより、従来例のように何らかの原因で制御論理回
路１２が故障しても、記憶回路１１等で生ずる無駄な消
費電力を防止することが可能となる。

（実施例］ 次に図を参照しながら本発明の実施例について説明をす
る。

第２〜４図は、本発明の実施例に係るウェハスケール半
導体記憶装置を説明する図であり、第２図は、本発明の
実施例のウェハスケール半導体記憶装置に係る構成図を
示している。

図において、２０はメモリ回路であり、ウェハスケール
のメモリを構成するものである。メモリ回路２０は、１
ウエハに２００個前後形成される。

２１は記憶回路１１の一実施例となるＤＲＡＭ（記憶保
持動作が必要な随時書込み続出メモリ）であり、数Ｍｂ
ｉｔの記憶容量を有するものである。＝亥メモリ２１は
、第１のスイッチングトランジスタＱＡを介して電源線
■ＣＣに接続されている。ＱＡには、ｐチャネルＦＥＴ
を使用している。

２２は制御論理回路１２の一実施例となる再構成用論理
回路（以下、Ｃ０ＮＬＯＧ１という）であり、外部制御
信号Ｓに基づいてＤＲＡＭ２１を電源線■ＣＣから分離
したり、ハード的に周囲四方向に隣接しているメモリ回
路２０の中からデータの入出力経路を選択するものであ
る。該回路２２は、第２のスイッチングトランジスタＱ
Ｂを介して７ｒＬ源線ＶＣＣに接続されている。ＱＢに
は、ｐチャネルＦＥＴを使用している ２３は保護対策回路】３の一実施例となるフェイルセイ
フ回路であり、ＣＯＮ　Ｌ　ＯＧ　１の再構成機能をパ
ンクアノフ゛するものである。フェイルセイフ回路２３
は、二人力ＯＲ回路２３ａ　　インバータ２３ｂ、ヒユ
ーズ素子Ｆおよび抵抗素子Ｒからなる。

二人力ＯＲ回路２３ａは、その出力が第１のスイッチン
グトランジスタＱＡのゲートＧ】に接続され、その一方
の入力がインバータ２３ｂ止第２のスイッチングトラン
ジスタＱＢのゲートＧ２に接続されている。他方の入力
は、Ｃ０ＮＬＯＧＩの出力点に接続されている。

ヒユーズ素子Ｆと抵抗素子Ｒとは、直列接続されて電源
線■ＣＣと接地線ＧＮＤとの間に接続されでいる。これ
により、ヒユーズ素子Ｆが溶断されない状態では、抵抗
素子Ｒに現れる電圧、すなわちＰ点の電位はｒＨ」レベ
ルとなる。また、ヒユーズ素子Ｆが溶断されると、Ｐ点
の電位はｒｌ−。

レベルになるものである。なお、ヒユーズ素子Ｆや抵抗
素子Ｒは、本発明の実施例ではポリシリコン系の抵抗素
子を用いている。

インバータ２３ｂは、Ｐ点の電位を反転するものである
。従って、フェイルセイフ回路２３の機能は、ヒユーズ
素子Ｆが溶断されない状態では、第２のスイッチングト
ランジスタＱＢのゲートＧ２に「Ｌ」レベルが出力され
、Ｃ０ＮＬＯＧ　１のｒＨ，又は「Ｌルベルによって第
１のスイッチングトランジスタＱＡのゲートＣＩが制御
される。

例えば、二人力ＯＲ回路２３ａがらｒＨ」レベルのゲー
ト制御信号が出力されと、ＤＲＡＭ２１への電源が断た
れる場合の動作となる。　また、Ｃ０ＮＬＯＧ１が「Ｌ
」レベル、Ｐ点がｒＨ」レベルのときには二人力ＯＲ回
路２３ａから「Ｌ」レベルが出力される。これはＤＲＡ
Ｍ２１へ電源を供給する場合の動作であり、Ｃ０ＮＬＯ
Ｇ　１が正常動作している場合である。さらに、Ｃ０Ｎ
ＬＯＧｌがｒＨ，レベル、Ｐ点が「Ｌ」レベルのときに
は、二人力ＯＲ回路２３ａから「Ｈ」レベルが出力され
る。これはＤＲＡＭ２１へのＭＲ供給をカットする場合
であり、Ｃ０ＮＬＯＧ１にＤＲＡＭ２１への電源供給を
カントする内容の制御情報を与えたにもかかわらず、何
らかの原因でＣ０ＮＬＯＧ　１からｒＨ，レベルが出力
されたため、ヒユーズ素子Ｆを溶断した場合である。こ
れにより、Ｐ点が「Ｌ」レベルになることにより、フェ
イルセイフ回路２３の出力　（異常時）がｒＨ。

レベルになるものである。

なお、２４は書込み／読出し制′４′ｎ論理回路（以下
、Ｃ０ＮＬＯＧ２という）であり、ＤＲＡＭ２１へのデ
ータ書込みやそこからのデータの続出しを制御するもの
である。また、Ｃ０ＮＬＯＧ２は、ＤＲＡＭ２１と同様
に、第１のスイッチングトランジスタＱＡを介して電源
線■ＣＣに接続されている。

これらにより、メモリ容Ｎ２００メガビット級のウェハ
スケールメモリを形成する半導体記憶装置を構成する。

ところで、メモリ回路２０の入出力信号線は、ウェハプ
ロセス後にＤＲＡＭ２１とＣ０ＮＬＯＧ１やＣ０ＮＬＯ
Ｇ２の試験結果に基づいて、第５図に示すように、デー
タ入出力ターミナル４からウェハプロセス上で発生した
欠陥を回避しながら通信経路３を選択して結線される。

この際に欠陥のあるＤＲＡＭ２１等の動作機能を停止さ
せる必要がある。

次に第２図のＤＲＡＭ２１を欠陥メモリと仮定し、該メ
モリ回路２０の機能を停止させる動作について説明する
。

第３図は、本発明の実施例に係るウェハスケール半導体
記憶装置の通常時の動作説明図である。

図において、まず、ＤＲＡＭ２１やＣ０ＮＬＯＧ２の動
作機能を停止する内容の外部制御信号ＳをＣ０ＮＬＯＣ
１に人力する。この際に、Ｃ０ＮＬＯＧＩが正常動作す
る場合には、二人力ＯＲ回路２３ａにｒＨ」レベルが出
力される。また、Ｐ点はｒ　Ｈ、レベルに保持される。

次に、二人力ＯＲ回路２３ａからのゲート制御信号がｒ
Ｈ」レベルとなることがら、トランジスタＱＡがｒＯＦ
Ｆ、動作をする。

これにより、ＤＲＡＭ２　＋とＣ０ＮＬＯＧ２とは電ａ
線■ＣＣから分離され、当該メモリ回路２０がウェハス
ケールのメモリの構成要素から欠陥回避される。

第４図は、本発明の実施例に係るウェハスケール半導体
記憶装置の異常時の動作説明図である。

同図は、ＤＲＡＭ２１やＣ０ＮＬＯＧ２の動作機能を停
止させる内容の外部制御信号ＳをＣ０ＮＬＯＧ　１に人
力したにもかかわらず、該ｃ　ＯＮ　ＬＯＧＩが何らか
の原因でその出力がｒｌ、レベルを出力している状態を
示している。

このような場合には、第４図において、ヒュズ素子Ｆを
切断する。本発明の実施例では、ヒユーズ素子Ｆがポリ
シリコン抵抗素子により構成されているため、例えばレ
ーザー光により溶断する。

これにより、Ｐ点は［Ｉ］」　レベルから「Ｌ」レベル
に変化をし、二人力ＯＲ回路２３ａの出力は「Ｈ」レベ
ルとなる。この「Ｈ」レベルを入力した第１のトランジ
スタＱＡはｒＯＦＦ、動作となり、通常時と同様に、Ｄ
ＲＡＭ２１とＣ０ＮＬＯＧ２とはＴＬ電源■ＣＣから分
離される。従って、当該メモリ回路２０がウェハスケー
ルのメモリ要素から欠陥回避され、該ＤＲＡＭ２１とＣ
０ＮＬＯＧ２への電源供給がカットされる。

このようにして、本発明の実施例によれば、第１及び第
２のスイッチングトランジスタＱＡ、ＱＢとＣ０ＮＬＯ
ＧＩとの間にヒユーズ素子Ｆ、抵抗素子Ｒおよび二人力
ＯＲ回路２３ａ、インバータ２３ｂからなるフェイルセ
イフ回路２３が設けられている。

このため、Ｃ０ＮＬＯＧ　１に故障がない通常時には、
従来例と同様に、フェイルセイフ回路２３から該トラン
ジスタＱＡにｒＨ」レベルが出力され、電源線■ＣＣと
欠陥を起こしたＤＲＡＭ２１やＣ０ＮＬＯＧ２を分離す
ることができる。

また、Ｃ０ＮＬＯＧ　１に故障が発生した異常時には、
ヒユーズ素子Ｆを切断することにより、インバータ２３
ｂを介して二人力０３回路２３ａと該トランジスタＱＢ
にｒＨ」レベルが出力され、通常時と同様に、欠陥を起
こしたＤＲＡＭ２１やＣ０ＮＬＯＧ２．１を電源線ＶＣ
Ｃから分離することができる。

従って、Ｃ０ＮＬＯＧ１の欠陥回避動作機能をフェイル
セイフ回路２３によって、バックアップすることが可能
となる。

これにより、従来例のように何らかの原因でＣ０ＮＬＯ
Ｃ；　１が故障してもＤＲＡＭ２１やＣ０ＮＬＯＧ２等
で生じる無駄な消費電力を防止することができる。

なお、本発明者が現在出願中（特願平１−２４４０７８
）の半導体記憶装置と本発明の半導体記憶装置とを比較
した場合、例えば再構成論理回路に欠陥が無く回避動作
を必要としない場合を比較したとき、先の発明に係るヒ
ユーズ素子Ｆには、Ｃ０ＮＬＯＧＩやフェイルセイフ回
路２３への動作電流２１が流れる。これにより、ヒユー
ズ素子Ｆに電圧降下が生ずる。これに対して本発明に係
るヒユーズ素子ＦによればＣ０ＮＬＯＧ　１やフェイル
セイフ回路２３への動作電流２１が第２のトランジスタ
ＱＢを介して供給される。従って論理発生機能と動作電
流供給機能とを分離したことにより本発明に係る半導体
記憶装置の動作性能の向上を図ることが可能となる。

〔発明の効果〕

以上説明したように本発明によれば、再構成論理回路が
故障した場合であっても、フェイルセイフ回路のヒユー
ズ素子を溶断することによって、欠陥メモリ回路を再現
性よく電源から切り離すことができる。

このため、欠陥メモリ回路に対して、再構成論理回路と
フェイルセイフ回路の二重の欠陥回避機能により対処す
ることが可能となる。

これにより、高性能、かつ低電力消費の半導体記憶装置
の製造に寄与するところが大きい。

【図面の簡単な説明】

第１図は、本発明に係るウェハスケール半導体記憶装置
の原理図、 第２図は、本発明の実施例に係るウェハスケール半導体
記憶装置の構成図、 第３図は、本発明の実施例に係るウェハスケール半導体
記↑、α装置の通常時の動作説明図、第４図は、本発明
の実施例に係るウェハスケール半導体記憶装置の異常時
の動作説明図、第５図は、従来例に係るウェハスケール
半導体記憶装置の構成図である。 （符号の説明） １１・・・記憶回路、 １２・・・制御論理回路、 １３・・・保護対策回路、 １３ａ・・・論理出力回路、 Ｆ・・・ヒユーズ素子、 Ｒ・・・抵抗素子、 ＱＡ、ＱＢ・・・第１．第２のスイッチングトランジス
タ、 ＶＣＣ・・・電源線、 ＧＮＤ・・・接地線。

Claims (1)

1. 【特許請求の範囲】 電源線（ＶＣＣ）に第１のスイッチングトランジスタ（
   ＱＡ）を介して接続された記憶回路（１１）と、前記電
   源線（ＶＣＣ）に第２のスイッチングトランジスタ（Ｑ
   Ｂ）を介して接続された制御論理回路（１２）と、前記
   第１及び第２のスイッチングトランジスタ（ＱＡ及びＱ
   Ｂ）の各ゲート（Ｇ１及びＧ２）と前記制御論理回路（
   １２）との間に設けられた保護対策回路（１３）とを具
   備し、 前記保護対策回路（１３）は、前記電源線（ＶＣＣ）と
   接地線（ＧＮＤ）との間に直列接続されたヒューズ素子
   （Ｆ）および抵抗素子（Ｒ）と、前記ヒューズ素子（Ｆ
   ）および抵抗素子（Ｒ）の接続点（Ｐ）、制御論理回路
   （１２）の出力点および前記第１及び第２のスイッチン
   グトランジスタ（ＱＡ及びＱＢ）の各ゲート（Ｇ１及び
   Ｇ２）に接続された論理出力回路（１３ａ）からなるこ
   とを特徴とするウェハスケール半導体記憶装置。