JPH03188711A - デイジタル波形合成用集積回路 - Google Patents
デイジタル波形合成用集積回路Info
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- JPH03188711A JPH03188711A JP2323371A JP32337190A JPH03188711A JP H03188711 A JPH03188711 A JP H03188711A JP 2323371 A JP2323371 A JP 2323371A JP 32337190 A JP32337190 A JP 32337190A JP H03188711 A JPH03188711 A JP H03188711A
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- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、時間軸上の任意の点に遷移を有するディジタ
ル波形を合成する分野に関し、特に金属酸化物牛導体（
ＭＯＳ ）回路に関する。
ル波形を合成する分野に関し、特に金属酸化物牛導体（
ＭＯＳ ）回路に関する。
集積回路が、加算および減算のような、これまでアナロ
グ技法で行われてきた多くの機能を行うことは極めて普
通のことである。しかし、計算上の機能の多くはやはり
アナログ技法で行われている。このような機能の例は１
周波数逓倍、ランダム波形合成、デユーティサイクル変
換、および移相である。これら機能の中には専用回路に
より個別に行われるものもめるが、他のものは現存のア
ナログ技法またはディジタル回路を使用して行うことは
全く不可能である。
グ技法で行われてきた多くの機能を行うことは極めて普
通のことである。しかし、計算上の機能の多くはやはり
アナログ技法で行われている。このような機能の例は１
周波数逓倍、ランダム波形合成、デユーティサイクル変
換、および移相である。これら機能の中には専用回路に
より個別に行われるものもめるが、他のものは現存のア
ナログ技法またはディジタル回路を使用して行うことは
全く不可能である。
一般に、従来の技術では、周波数逓倍について二つの方
法が存在する。すなわち位相ロックループ（Ｐ［、Ｌ、
）を使用するかまたは高周波基準クロツクを所要の増倍
周波数に分割することである。従来技術の方法は、整数
により周波数逓倍を行うが、ＰＬＬ法は、ＭＯ６技術で
は実施し難く、一方周波数分割法は一般に入力に完全に
同期した出力を発生しない。更に、デユーティ変換を行
うのに利用できる既知の方法は無く、ランダム波形を発
生しまたは移相を制御する一般的に利用できる既知の方
法も無い。
法が存在する。すなわち位相ロックループ（Ｐ［、Ｌ、
）を使用するかまたは高周波基準クロツクを所要の増倍
周波数に分割することである。従来技術の方法は、整数
により周波数逓倍を行うが、ＰＬＬ法は、ＭＯ６技術で
は実施し難く、一方周波数分割法は一般に入力に完全に
同期した出力を発生しない。更に、デユーティ変換を行
うのに利用できる既知の方法は無く、ランダム波形を発
生しまたは移相を制御する一般的に利用できる既知の方
法も無い。
本発明の目的は、時間軸上の任意の点に遷移を有するデ
ィジタル波形を合成する回路を提供することである。０
Ｍ０８回路を使用して、整数による周波数逓倍、有理数
による周波数逓倍、ランダム波形合成、デユーティサイ
クル変換、および移相のような多様な機能を行うように
する。
ィジタル波形を合成する回路を提供することである。０
Ｍ０８回路を使用して、整数による周波数逓倍、有理数
による周波数逓倍、ランダム波形合成、デユーティサイ
クル変換、および移相のような多様な機能を行うように
する。
時間軸上の任意の点に遷移を有する規則正しい波形のデ
ィジタル合成を行う集積回路装置を開示する。基準クロ
ック信号を同期遅延線装置への入力として設け、複数の
タップを発生する。タップ信号はディジタル−時間領域
変換器（ＤＴＣ）へのＮ個の入力となる。ここでＮは合
成波形の分解能である。ＤＴＣ装置は更にシフタ装置お
よびパターンレジスタ装置を通してパターン発生器装置
から入力を受取る。ＤＴＣ装置はタップ信号と前記パタ
ーンレジスタからの信号とを混合し、て合成波形を発生
する。
ィジタル合成を行う集積回路装置を開示する。基準クロ
ック信号を同期遅延線装置への入力として設け、複数の
タップを発生する。タップ信号はディジタル−時間領域
変換器（ＤＴＣ）へのＮ個の入力となる。ここでＮは合
成波形の分解能である。ＤＴＣ装置は更にシフタ装置お
よびパターンレジスタ装置を通してパターン発生器装置
から入力を受取る。ＤＴＣ装置はタップ信号と前記パタ
ーンレジスタからの信号とを混合し、て合成波形を発生
する。
現在好適な実施例においては、ＤＴＣ１！置は送信ゲー
トとして接続されている複数対のＮ形およびＰ形の装置
から構成されている。送信ゲートがオンになると、送信
ゲートは入カバターンビットを出力線に転送する。送信
ゲートがオフになると、送信ゲートのインピーダンスが
効果的に無限大になり、入カバターンが出力線から分離
される。
トとして接続されている複数対のＮ形およびＰ形の装置
から構成されている。送信ゲートがオンになると、送信
ゲートは入カバターンビットを出力線に転送する。送信
ゲートがオフになると、送信ゲートのインピーダンスが
効果的に無限大になり、入カバターンが出力線から分離
される。
度にオンになるＤＴＣ装置内の送信ゲートは一つだけで
ある。波形パターンレジスタ装置は、深さの変るマスク
およびスンーブのラッチを備えているが、パターン入力
をパターン発生器装置から受け、三つの別々のフィール
ドでＤＴＣ装置に出力する。
ある。波形パターンレジスタ装置は、深さの変るマスク
およびスンーブのラッチを備えているが、パターン入力
をパターン発生器装置から受け、三つの別々のフィール
ドでＤＴＣ装置に出力する。
パターン波形レジスタの第１のフィールドのビットは単
独のマスタ段として構成される。波形パターンレジスタ
の第２のフィールドのビットは完全なマスタースレーブ
対として構成される。波形パターンレジスタの第３のフ
ィールドのビットはマスク・スレーブ・マスタの三つ組
として構成される。
独のマスタ段として構成される。波形パターンレジスタ
の第２のフィールドのビットは完全なマスタースレーブ
対として構成される。波形パターンレジスタの第３のフ
ィールドのビットはマスク・スレーブ・マスタの三つ組
として構成される。
時間軸上の任意の点に遷移を有する方形波形のディジタ
ル合成を行う回路を開示する。以下の説明においては、
本発明を完全に理解する丸めに、特定の回路のような、
多数の特定な細目について述べる。しかしながら、当業
者には、本発明がこれら特定の細目無しで実施され得る
ことが明らかであろう。他の場合には、シフタのような
周知の回路については、本発明を不必要に不明瞭にしな
いために、詳細には説明しない。
ル合成を行う回路を開示する。以下の説明においては、
本発明を完全に理解する丸めに、特定の回路のような、
多数の特定な細目について述べる。しかしながら、当業
者には、本発明がこれら特定の細目無しで実施され得る
ことが明らかであろう。他の場合には、シフタのような
周知の回路については、本発明を不必要に不明瞭にしな
いために、詳細には説明しない。
本発明についてわかるように、基準クロック周期をＮ区
間に分割する。ただしＮは同期遅延線（ＳＤＬ）内のタ
ップの数である。ディジタル・時間領域変換器（ＤＴＣ
）が１およびＯの静的パターンを動的波形に変換する。
間に分割する。ただしＮは同期遅延線（ＳＤＬ）内のタ
ップの数である。ディジタル・時間領域変換器（ＤＴＣ
）が１およびＯの静的パターンを動的波形に変換する。
このようにして、任意の形状の波形をＤＴＣに入力され
るパターンの内容を変えることによシ簡単に構成するこ
とができる。
るパターンの内容を変えることによシ簡単に構成するこ
とができる。
更に、パターンをクロック区間ごとに変えれば。
波形の形状もクロック区間ごとに変る。したがって、Ｄ
ＴＣは本質的に終りの無い多様な波形を率直に発生する
ことができる。従来技術の章で説明したように、方形波
形のディジタル合成を行う回路の用途には、周波数逓倍
、デユーティサイクル変換、擬似ランダム波形発生、移
相、その他がある。
ＴＣは本質的に終りの無い多様な波形を率直に発生する
ことができる。従来技術の章で説明したように、方形波
形のディジタル合成を行う回路の用途には、周波数逓倍
、デユーティサイクル変換、擬似ランダム波形発生、移
相、その他がある。
現在好適な実施例においては、本発明は、金属酸化物半
導体（ＭＯＳ）集積回路として実現される。
導体（ＭＯＳ）集積回路として実現される。
本発明は、周知の多数のＭＯＳプロセスまたは相補性Ｃ
ＭＯＳプロセスのｈずれか一つを採用して製作すること
ができる。
ＭＯＳプロセスのｈずれか一つを採用して製作すること
ができる。
第１Ａ図〜第１Ｃ図は１周波数逓倍を行う従来技術の方
法を示す。第１Ｄ図〜第１Ｆ図は、周波数逓倍、周波数
分割、デユーティサイクル変換、および擬似ランダム波
形発生の入力および出力の波形特性である。第１Ａ図に
、周波数逓倍、入力基準周波数ｆ。、のＮ ｆｌ、、を
行う位相ロックループ（ｐｔ、ｔ、）を示しである。こ
こでＮは乗数の整数である。一般に、ＰＬＬは、位相比
較器１０、ループフィルタ１２、電圧制御発振器（ＶＣ
Ｏ）１４、および除算器１６、を閉ループ内に備えてい
る。
法を示す。第１Ｄ図〜第１Ｆ図は、周波数逓倍、周波数
分割、デユーティサイクル変換、および擬似ランダム波
形発生の入力および出力の波形特性である。第１Ａ図に
、周波数逓倍、入力基準周波数ｆ。、のＮ ｆｌ、、を
行う位相ロックループ（ｐｔ、ｔ、）を示しである。こ
こでＮは乗数の整数である。一般に、ＰＬＬは、位相比
較器１０、ループフィルタ１２、電圧制御発振器（ＶＣ
Ｏ）１４、および除算器１６、を閉ループ内に備えてい
る。
Ｎ＝３の場合の周波数逓倍に対する入力および出力の波
形を第１Ｄ図に示す。同様に、ＮおよびＭを共に整数と
して、入力基準周波数ｆ。、に有理数Ｎ／Ｍを乗じてＮ
／Ｍ ｔ□、を作るＫは、その入力に別の除算器１８
を有するＰＬＬを第１Ｂ図に示すように使用する。Ｎ＝
３およびＭ＝２の場合の周波数逓倍に対する入力および
出力の波形を第１Ｅ図に示す。
形を第１Ｄ図に示す。同様に、ＮおよびＭを共に整数と
して、入力基準周波数ｆ。、に有理数Ｎ／Ｍを乗じてＮ
／Ｍ ｔ□、を作るＫは、その入力に別の除算器１８
を有するＰＬＬを第１Ｂ図に示すように使用する。Ｎ＝
３およびＭ＝２の場合の周波数逓倍に対する入力および
出力の波形を第１Ｅ図に示す。
しかし、ＰＬＬは、ｖＣＯに対するキャプチャレンジ余
裕およびループフィルタに対する安定度余裕のような、
多数の設計制約を受ける。キャプチャレンジ余裕とはｖ
ＣＯが所要出力周波数でロックされたままになっている
入力周波数の狭い範囲のことである。安定度余裕はルー
プゲインを１または１に近く制限することによ、ＱＰＬ
Ｌの安定度を確保する。ＨＯｒｏｗｉｔｚ Ｐ、および
）ｉｉ ｌ ｌ Ｗ、のＴｈｅＡｒｔ ｏｆ Ｅｌｅ
ｃｔｒｏｎｉｃｓ （Ｃａｍｂｒｉｄｇｅ Ｕｎｌｖｅ
ｒｇｌｔｙ Ｐｒｅｓｓ、 １９８０ ） ｐｐ、 ４
３２〜４３７を参照。
裕およびループフィルタに対する安定度余裕のような、
多数の設計制約を受ける。キャプチャレンジ余裕とはｖ
ＣＯが所要出力周波数でロックされたままになっている
入力周波数の狭い範囲のことである。安定度余裕はルー
プゲインを１または１に近く制限することによ、ＱＰＬ
Ｌの安定度を確保する。ＨＯｒｏｗｉｔｚ Ｐ、および
）ｉｉ ｌ ｌ Ｗ、のＴｈｅＡｒｔ ｏｆ Ｅｌｅ
ｃｔｒｏｎｉｃｓ （Ｃａｍｂｒｉｄｇｅ Ｕｎｌｖｅ
ｒｇｌｔｙ Ｐｒｅｓｓ、 １９８０ ） ｐｐ、 ４
３２〜４３７を参照。
対照的に、ＣＭＯＳ装置は、温度、処理、および電源電
圧の広い範囲にわたり動作する必要がある。
圧の広い範囲にわたり動作する必要がある。
キャプチャレンジ余裕および安定度余裕をＭＯＳ技術に
典型的な大きな処理変化にわた夛保証するのが困難であ
るためＰＬＬの機能を０ＭＯ８で実現するのは非常に難
しい。その上、出力波形と入力クロックとの間の位相差
は、周波数逓倍を行うのにＰＬＬを０ＭＯ８で実施する
場合予測不可能である。
典型的な大きな処理変化にわた夛保証するのが困難であ
るためＰＬＬの機能を０ＭＯ８で実現するのは非常に難
しい。その上、出力波形と入力クロックとの間の位相差
は、周波数逓倍を行うのにＰＬＬを０ＭＯ８で実施する
場合予測不可能である。
第１Ｃ図は、周波数逓倍、高周波クロック基準’１ｌＦ
２０を所要の逓倍周波数Ｎｆ、、２２に分割する、を行
う別の従来技術の方法を示す。周波数クロック基準ｆ□
、２０をまず除算器２４によ、９Ｎで分割し周波数ｆ□
、ＡＪ２６を得る。ただしＮは乗数整数である。入力周
波数ｆ１．２８を使用して、’ＩＮの単一周期中に第１
のカウンタ３０を使用可能にすることによ、９１ｆ、、
周期内のｆ□、／Ｎ周期の数をカウントし、ｆ□Ｆ／（
Ｎ ’ｔｇ）ｓ２を作る。’ｍ、ｒ／（Ｎ ｆｔ５）
を更に比較器３４によりｆｏｒ２０で割ってＮｆ、、２
２を作る。第１Ｃ図に示した方法では最初出力周波数２
２に丸め誤差が入る。この誤差によシ出力周波数が所要
周波数Ｎ ｆ、Ｈより幾らか大きくなる。誤差は基準周
波数を高くすることにより減らすことができるが、０Ｍ
Ｏ８は基準周波数を大きくすることができる方法に制限
を加えている。したがって、この誤差を全く除くことは
できない。このため出力周波数が入力周波数に同期しな
い。
２０を所要の逓倍周波数Ｎｆ、、２２に分割する、を行
う別の従来技術の方法を示す。周波数クロック基準ｆ□
、２０をまず除算器２４によ、９Ｎで分割し周波数ｆ□
、ＡＪ２６を得る。ただしＮは乗数整数である。入力周
波数ｆ１．２８を使用して、’ＩＮの単一周期中に第１
のカウンタ３０を使用可能にすることによ、９１ｆ、、
周期内のｆ□、／Ｎ周期の数をカウントし、ｆ□Ｆ／（
Ｎ ’ｔｇ）ｓ２を作る。’ｍ、ｒ／（Ｎ ｆｔ５）
を更に比較器３４によりｆｏｒ２０で割ってＮｆ、、２
２を作る。第１Ｃ図に示した方法では最初出力周波数２
２に丸め誤差が入る。この誤差によシ出力周波数が所要
周波数Ｎ ｆ、Ｈより幾らか大きくなる。誤差は基準周
波数を高くすることにより減らすことができるが、０Ｍ
Ｏ８は基準周波数を大きくすることができる方法に制限
を加えている。したがって、この誤差を全く除くことは
できない。このため出力周波数が入力周波数に同期しな
い。
第１Ａ図〜第１Ｃ図に示した従来技術の方法は周波数逓
倍および分割を行うが、デユーティサイクル変換または
ランダム波形発生の一般的方法は知られていない。デユ
ーティサイクル変換およびランダム波形発生のための入
力波形および出力波形をそれぞれ第１Ｆ図および第１Ｇ
図に示す。以下に詳細に説明するように１本発明は方形
波形からディジタル波形を合成して１Ｍ数による周波数
逓倍、有理数による周波数逓倍、デユーティサイクル変
換、擬似ランダム波形発生、移相、およびその他の機能
を行う。
倍および分割を行うが、デユーティサイクル変換または
ランダム波形発生の一般的方法は知られていない。デユ
ーティサイクル変換およびランダム波形発生のための入
力波形および出力波形をそれぞれ第１Ｆ図および第１Ｇ
図に示す。以下に詳細に説明するように１本発明は方形
波形からディジタル波形を合成して１Ｍ数による周波数
逓倍、有理数による周波数逓倍、デユーティサイクル変
換、擬似ランダム波形発生、移相、およびその他の機能
を行う。
第２図に、本発明の好適実施例を回路３６として示しで
ある。回路３６は、入力として、基準クロック信号３８
を必要とする。基準クロック信号３８を受信する同期遅
延線（５ＤＬ）４０を示しである。５ＤＬ４０を実施す
る回路を第３図に示す。
ある。回路３６は、入力として、基準クロック信号３８
を必要とする。基準クロック信号３８を受信する同期遅
延線（５ＤＬ）４０を示しである。５ＤＬ４０を実施す
る回路を第３図に示す。
本発明に使用するＳＤＬの好適実施例は、１９８９年１
１月１３日に出願された［直角クロック位相を有する同
期遅延線路」と題する係属中の特詐出願書０７／４３４
．４０８に完全に説明されている。第３図のＳＤＬには
８個のタップ、ＴＡＰＯニア％を示しであるが、当業者
には現在好適の実施に対して１６個のタンプＴＡＰＯ：
１５． を作るには単に８個の電圧制御遅延（ｖｅｏ
）を付加するだけでよいことを理解すべきである。同期
遅延線を利用する従来技術の技法については［集積回路
同期遅延線と題する米国特許第４．４９６，８６１号、
および［新奇な精密ＭＯ８同期遅延線路」と題する論文
、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ （’ｉｒｅｕｉｔｍ＋ｖｏｌｕｒｎｅＳＣ−２０
，ｐｐ、 １２６５−１２７１．１９８５年１２月、に
記されている。ＳＤＬは、クロック周期の始めから精密
な遅延をさせるように設計されたタイミングパルスを発
生するのに使用される。この特定のＳＤＬは、クロック
基準信号を受取り、各タップが基準クロックにより開始
されるクロックサイクルの始まりから精密に遅れている
タイミングパルスを発生する、一連のタップを発生する
。ＳＤＬは、クロック周期の開始に関１−て精密な遅れ
だけ遅延しているタイミングパルス、ＴＡＰ Ｏ： Ｎ
−１％ を発生する。各タップの遅れは により与えられる。ここでＴＰはクロック周期であり、
ＮＩｆ′ｉ、ＳＤＬタップの数であり、ｔＢｍは小さな
遅延誤差であり、ｔＤＥＬｎはＴＡＰイによるタイミン
グパルス出力の遅れである。ことでｎの範囲は０からＮ
−１までであり、Ｎは８ＤＬ４０のタップの数に対応す
る。遅れｔ ＤＥＬｎ は動作条件および処理の変動に
実質上鈍感である。ＮはＳＤＬタップの数であるが、こ
れは合成波形５０の分解能でもある。１６個のタップを
有するＳＤＬに対する出力タイミング波形の一例を第４
図に示す。ＣＬＫは基準クロックであ！７．ＴＡＰＯ〜
’ｌ’ＡＰｔｓ は出力タイミングパルスである。各出
力パルスの立上り縁は、基クロック周期の開始から精密
な時間だけ遅れている縁であり、それ故矢頭でマークし
である。
１月１３日に出願された［直角クロック位相を有する同
期遅延線路」と題する係属中の特詐出願書０７／４３４
．４０８に完全に説明されている。第３図のＳＤＬには
８個のタップ、ＴＡＰＯニア％を示しであるが、当業者
には現在好適の実施に対して１６個のタンプＴＡＰＯ：
１５． を作るには単に８個の電圧制御遅延（ｖｅｏ
）を付加するだけでよいことを理解すべきである。同期
遅延線を利用する従来技術の技法については［集積回路
同期遅延線と題する米国特許第４．４９６，８６１号、
および［新奇な精密ＭＯ８同期遅延線路」と題する論文
、ＩＥＥＥＪｏｕｒｎａｌ ｏｆ ５ｏｌｉｄ ５ｔａ
ｔｅ （’ｉｒｅｕｉｔｍ＋ｖｏｌｕｒｎｅＳＣ−２０
，ｐｐ、 １２６５−１２７１．１９８５年１２月、に
記されている。ＳＤＬは、クロック周期の始めから精密
な遅延をさせるように設計されたタイミングパルスを発
生するのに使用される。この特定のＳＤＬは、クロック
基準信号を受取り、各タップが基準クロックにより開始
されるクロックサイクルの始まりから精密に遅れている
タイミングパルスを発生する、一連のタップを発生する
。ＳＤＬは、クロック周期の開始に関１−て精密な遅れ
だけ遅延しているタイミングパルス、ＴＡＰ Ｏ： Ｎ
−１％ を発生する。各タップの遅れは により与えられる。ここでＴＰはクロック周期であり、
ＮＩｆ′ｉ、ＳＤＬタップの数であり、ｔＢｍは小さな
遅延誤差であり、ｔＤＥＬｎはＴＡＰイによるタイミン
グパルス出力の遅れである。ことでｎの範囲は０からＮ
−１までであり、Ｎは８ＤＬ４０のタップの数に対応す
る。遅れｔ ＤＥＬｎ は動作条件および処理の変動に
実質上鈍感である。ＮはＳＤＬタップの数であるが、こ
れは合成波形５０の分解能でもある。１６個のタップを
有するＳＤＬに対する出力タイミング波形の一例を第４
図に示す。ＣＬＫは基準クロックであ！７．ＴＡＰＯ〜
’ｌ’ＡＰｔｓ は出力タイミングパルスである。各出
力パルスの立上り縁は、基クロック周期の開始から精密
な時間だけ遅れている縁であり、それ故矢頭でマークし
である。
第４図において、ＳＤＬタップが三つのフィールドに分
割されている。すなわちＴＡＰｏ〜ＴＡＰｓからのタッ
プの最初のＡ 、ＴＡＰ４〜ＴＡＰＩ １からのタップ
の中間イ、およびＴＡＰ１ｚ〜ＴＡＰ ｌ、からのタッ
プの最後の４でおる。１６タツプのＳＤＬの場合には、
最初および最後の４個のタップの出力、すなわち、ＳＤ
Ｌの第、１および第３のフィールドは。
割されている。すなわちＴＡＰｏ〜ＴＡＰｓからのタッ
プの最初のＡ 、ＴＡＰ４〜ＴＡＰＩ １からのタップ
の中間イ、およびＴＡＰ１ｚ〜ＴＡＰ ｌ、からのタッ
プの最後の４でおる。１６タツプのＳＤＬの場合には、
最初および最後の４個のタップの出力、すなわち、ＳＤ
Ｌの第、１および第３のフィールドは。
その周期の出力の間のクロック周期の中間でデアサート
される。クロック周期の中間で第１および第３フイール
ドの出力をデアサートすることによシ、これら出力に関
して確実な高低時間が達成される。クロック周期の始ま
シでこれら出力がデアサートされているので、高低時間
は不適当になっているか、まだは最後のタップ、ＴＡＰ
Ｉｓ、の場合のように、低時間がＯになっている。換言
すれば、出力は存在していなかったかまたは偽信号も同
然であったことになる。３フイ一ルド間の境界は設計で
選択できるものであシ、必らずしもここに示したようで
ある必要はないことに注目すべきである。大きなタップ
高低時間を達成するのに使用される方法については、１
９８９年１１月１３日に出願された「直角クロック位相
を有する同期遅延線」と題する係属中の出願書０７／４
３４，４０８ に−層詳細に述べられている。
される。クロック周期の中間で第１および第３フイール
ドの出力をデアサートすることによシ、これら出力に関
して確実な高低時間が達成される。クロック周期の始ま
シでこれら出力がデアサートされているので、高低時間
は不適当になっているか、まだは最後のタップ、ＴＡＰ
Ｉｓ、の場合のように、低時間がＯになっている。換言
すれば、出力は存在していなかったかまたは偽信号も同
然であったことになる。３フイ一ルド間の境界は設計で
選択できるものであシ、必らずしもここに示したようで
ある必要はないことに注目すべきである。大きなタップ
高低時間を達成するのに使用される方法については、１
９８９年１１月１３日に出願された「直角クロック位相
を有する同期遅延線」と題する係属中の出願書０７／４
３４，４０８ に−層詳細に述べられている。
第５図において、ディジタル−時間領域変換器（ＤＴＣ
）４２はタップ波形％ＴＡＰＯ：Ｎ−１、を５ＤＬ４０
から受取る。ＤＴＣ４２は、各段への入力が５ＤＬ４０
のＴＡＰｎおよび波形パターンレジスタ４４のビン）Ｏ
：Ｎ−１に接続きれている同一・の各段から構成されて
いる。すべての段からの出力は互いに「短絡」されて一
つの共通出力線５０を形成している。ＤＴＣ４２の各段
は更に、送信ゲート５２ｎとして接続されている一対の
Ｎ形およびＰ形の装置を備えている。ただしｎの範囲は
０からＮ−１でｌ、ＮはＳＤＩ、４０のタップの数に相
当する。送信ゲート５２ｎがオンになると、’ｒＡｐ、
−１に関連する入カバターンビットを出力線５０に転送
する。送信ゲート５２ｆｉがオフになると、送信ゲート
のインピーダンスが効果的に無限大になって入カバター
ンビットを出力線から分離する。ＤＴＣ４２の送信ゲー
トは一度に一つ且つ一つに限りオンになる。したがって
、−度に出力に影響するパターンビットは一つ且つ一つ
に限られる。
）４２はタップ波形％ＴＡＰＯ：Ｎ−１、を５ＤＬ４０
から受取る。ＤＴＣ４２は、各段への入力が５ＤＬ４０
のＴＡＰｎおよび波形パターンレジスタ４４のビン）Ｏ
：Ｎ−１に接続きれている同一・の各段から構成されて
いる。すべての段からの出力は互いに「短絡」されて一
つの共通出力線５０を形成している。ＤＴＣ４２の各段
は更に、送信ゲート５２ｎとして接続されている一対の
Ｎ形およびＰ形の装置を備えている。ただしｎの範囲は
０からＮ−１でｌ、ＮはＳＤＩ、４０のタップの数に相
当する。送信ゲート５２ｎがオンになると、’ｒＡｐ、
−１に関連する入カバターンビットを出力線５０に転送
する。送信ゲート５２ｆｉがオフになると、送信ゲート
のインピーダンスが効果的に無限大になって入カバター
ンビットを出力線から分離する。ＤＴＣ４２の送信ゲー
トは一度に一つ且つ一つに限りオンになる。したがって
、−度に出力に影響するパターンビットは一つ且つ一つ
に限られる。
第６図は、ＤＴＣによる静的ディジタルパターンの動的
波形への変換を示す。静的ディジタルパターンは長さＮ
ビットであるから、各ビットは出力波形の１／、を表わ
している。静的ディジタルパターンはまた波形パターン
レジスタ４４からのビット０：Ｎ−１でもある。同時に
、基準クロック周期がＮ区間に分割される。ここでＮは
５ＤＬ４０のタップの数である。その結果、静的ディジ
タルパターンの各ビットはクロック周期の４区間を表わ
す。ＳＤＬのタップが高になると、そのタップに関連す
るパターンビットが高（ビットが１の場合）かまたは低
（ビットがＯの場合）として出力される。このようにし
て、任意の形状の波形を単にＤＴＣに入力されるパター
ンの内容を変えることによシ構成することができる。更
に、パターンがクロックごとに変れば、波形の形状もク
ロックごとに変る。したがって、ＤＴＣ４２は本質的に
終シの無い多様な波形を率直に発生することができる。
波形への変換を示す。静的ディジタルパターンは長さＮ
ビットであるから、各ビットは出力波形の１／、を表わ
している。静的ディジタルパターンはまた波形パターン
レジスタ４４からのビット０：Ｎ−１でもある。同時に
、基準クロック周期がＮ区間に分割される。ここでＮは
５ＤＬ４０のタップの数である。その結果、静的ディジ
タルパターンの各ビットはクロック周期の４区間を表わ
す。ＳＤＬのタップが高になると、そのタップに関連す
るパターンビットが高（ビットが１の場合）かまたは低
（ビットがＯの場合）として出力される。このようにし
て、任意の形状の波形を単にＤＴＣに入力されるパター
ンの内容を変えることによシ構成することができる。更
に、パターンがクロックごとに変れば、波形の形状もク
ロックごとに変る。したがって、ＤＴＣ４２は本質的に
終シの無い多様な波形を率直に発生することができる。
第５図を参照すると％ ＤＴＣ４２の送信ゲート５２ｎ
が、ＴＡＰｎが高でＴＡＰｎ＋、が低である場合に限シ
、回路５４を切替えることによりオンになる。ＴＡＰ
ｎはＴＡＰ１１＋１ が高になるよりＴＰ／Ｎに等し
い時間だけ前に高になるので、パターンピントｎはＴＰ
／Ｎに等しい時間だけ出力に影響を与える。ＴＰは基準
クロックの周期である。ＳＤＬのタップＴＡＰＯ：Ｎ−
１が順次高になるにつれて、パターンビットも順次接続
され、ＴＰ／Ｎの後ＤＴＣ出力５０から切離される。Ｄ
ＴＣ４２はディジタル・時間領域変換を行う。典型的に
は、ＳＯＣのタップとタップとの間の遅れは、現時の０
ＭＯ８技術を使用して１．５ナノ秒から３．０ナノ秒を
超える範囲にある。換言すれば、変換の速さの範囲は毎
秒３００と６００ピントとの間である。この変換の速さ
は、ＣＭＯ１３技術ではなく、バイポーラまたはＧａ
Ａｓ技術の特性である。ＤＴＣとＳＤＬとの組合せによ
り０ＭＯ８技術の特性性能を優に超える変換性能が得ら
れる。
が、ＴＡＰｎが高でＴＡＰｎ＋、が低である場合に限シ
、回路５４を切替えることによりオンになる。ＴＡＰ
ｎはＴＡＰ１１＋１ が高になるよりＴＰ／Ｎに等し
い時間だけ前に高になるので、パターンピントｎはＴＰ
／Ｎに等しい時間だけ出力に影響を与える。ＴＰは基準
クロックの周期である。ＳＤＬのタップＴＡＰＯ：Ｎ−
１が順次高になるにつれて、パターンビットも順次接続
され、ＴＰ／Ｎの後ＤＴＣ出力５０から切離される。Ｄ
ＴＣ４２はディジタル・時間領域変換を行う。典型的に
は、ＳＯＣのタップとタップとの間の遅れは、現時の０
ＭＯ８技術を使用して１．５ナノ秒から３．０ナノ秒を
超える範囲にある。換言すれば、変換の速さの範囲は毎
秒３００と６００ピントとの間である。この変換の速さ
は、ＣＭＯ１３技術ではなく、バイポーラまたはＧａ
Ａｓ技術の特性である。ＤＴＣとＳＤＬとの組合せによ
り０ＭＯ８技術の特性性能を優に超える変換性能が得ら
れる。
第７図は本発明の好適実施例に使用される波形パターン
レジスタを示す。波形パターンレジスタ４４はその入力
ＩＮ、−ＩＮ、、をパターン発生器４８から受取る。波
形パターンレジスタ４４の出力、ＢＩＴ、−ＢＩＴＮ−
１、はＤＴＣ４２に送られる。
レジスタを示す。波形パターンレジスタ４４はその入力
ＩＮ、−ＩＮ、、をパターン発生器４８から受取る。波
形パターンレジスタ４４の出力、ＢＩＴ、−ＢＩＴＮ−
１、はＤＴＣ４２に送られる。
波形パターンレジスタ４４は、パターンレジスタ５６．
５Ｂ、および６０の三つのフィールドを備え、深さの変
化するマスクおよびスレーブのクリンプフロップ段から
構成されている。第１のフィールド５６のＢ Ｉ ’ｒ
ｏ〜ＢＩＴ、は単独のマスタ・フリップフロップ段６２
として構成されている。こノヨウニして、Ｂ Ｉ Ｔ
ｏ−Ｂ Ｉ Ｔ ｓ ｕ ’／ｚクロックだけ遅れ、第
１のＳＤＬフィールドの最初のタップ（すなわち、ＴＡ
Ｐ、）が高く々る前に有効になシ、第１のＳＤＬフィー
ルドの最後のタップが高圧なってからまで有効の１まで
いる。波形パターンレジスタ４４の第２のフィールド５
８のＢＩＴ４〜Ｂ Ｉ Ｔｔ ｌは完全なマスタ・スレ
ーブ対として実施されている。各マスタ・スレーブ対は
スレーブ・フリップ７０ツブ６４に結合されたマスク・
７リツプ７０ツブ６２を備えている。第２のフィールド
５８のＢ Ｉ Ｔ４〜ＢＩＴｔｔ は１クロツクだけ
遅れ、第２のＳＤＬフィールドの最初のタップが高にな
る前に有効になシ、第２のＳＤＬフィールドの最後のタ
ップが高になってからまで有効のままでいる。最後に、
波形パターンレジスタ４４の第３のフィールド６０のＢ
ＩＴｌｚ 〜ＢＩＴＣｓは、マスタ・スレーブ・マスク
の三つ組として実施されている。各マスク・スレーブ・
マスタ三つ組ハ、スレーブ−７リツプフロツプ６４に、
更にマスタ・７リツプフロツプ６６に、結合されている
マスタ・フリップフロップ６２を備えている。第３のフ
ィールド６０のＢＩＴｘｚ〜Ｂ Ｉ Ｔ１６は、１．５
クロツクだけ遅れ、第３の８ＤＬフイールドの最初のタ
ップが高になる前に有効になシ、第３のフィールドの最
後のタップ（すなわち、ＴＡＰ 、−、、最後のＳＤＩ
、タップ）が高になってからまで有効のｔまでいる。三
つのパターンレジスタ・フィールドの間の境界は設計で
選択できるものであシ、必らずしもここに示したように
する必要はないことに注目すべきである。
５Ｂ、および６０の三つのフィールドを備え、深さの変
化するマスクおよびスレーブのクリンプフロップ段から
構成されている。第１のフィールド５６のＢ Ｉ ’ｒ
ｏ〜ＢＩＴ、は単独のマスタ・フリップフロップ段６２
として構成されている。こノヨウニして、Ｂ Ｉ Ｔ
ｏ−Ｂ Ｉ Ｔ ｓ ｕ ’／ｚクロックだけ遅れ、第
１のＳＤＬフィールドの最初のタップ（すなわち、ＴＡ
Ｐ、）が高く々る前に有効になシ、第１のＳＤＬフィー
ルドの最後のタップが高圧なってからまで有効の１まで
いる。波形パターンレジスタ４４の第２のフィールド５
８のＢＩＴ４〜Ｂ Ｉ Ｔｔ ｌは完全なマスタ・スレ
ーブ対として実施されている。各マスタ・スレーブ対は
スレーブ・フリップ７０ツブ６４に結合されたマスク・
７リツプ７０ツブ６２を備えている。第２のフィールド
５８のＢ Ｉ Ｔ４〜ＢＩＴｔｔ は１クロツクだけ
遅れ、第２のＳＤＬフィールドの最初のタップが高にな
る前に有効になシ、第２のＳＤＬフィールドの最後のタ
ップが高になってからまで有効のままでいる。最後に、
波形パターンレジスタ４４の第３のフィールド６０のＢ
ＩＴｌｚ 〜ＢＩＴＣｓは、マスタ・スレーブ・マスク
の三つ組として実施されている。各マスク・スレーブ・
マスタ三つ組ハ、スレーブ−７リツプフロツプ６４に、
更にマスタ・７リツプフロツプ６６に、結合されている
マスタ・フリップフロップ６２を備えている。第３のフ
ィールド６０のＢＩＴｘｚ〜Ｂ Ｉ Ｔ１６は、１．５
クロツクだけ遅れ、第３の８ＤＬフイールドの最初のタ
ップが高になる前に有効になシ、第３のフィールドの最
後のタップ（すなわち、ＴＡＰ 、−、、最後のＳＤＩ
、タップ）が高になってからまで有効のｔまでいる。三
つのパターンレジスタ・フィールドの間の境界は設計で
選択できるものであシ、必らずしもここに示したように
する必要はないことに注目すべきである。
波形パターンレジスタ４４は出力波形５０の高および低
の部分を表わす１およびＯのパターンを格納している。
の部分を表わす１およびＯのパターンを格納している。
波形バタヘンレジスタ４４はクロックごとに１回もの頻
度で更新することができる。
度で更新することができる。
しかし、波形パターンレジスタ４４はすべてを一度に更
新することはできない。この場合−つ以上のピントが、
５ＤＬ４０からの対応するタップがそのビットを出力し
ているとき、同時に切替わることがあるからでおる。波
形パターンレジスタ４４を更新するために、レジスタは
三つのフィールド５６．５８、および６０に区画されて
おり、各フィールドは第４図に示すように三つのＳＤＬ
フィールドに対応する。フィールド内のすべてのビット
はそれらを出力するＳＤＬフィールド内のタップが遷移
する前に共に完全に更新される。この方法では、レジス
タをＳＤＬタップの切替えと矛盾しないように更新する
ことは不可能である。パターンレジスタのタイミング図
を、３フイールドの遅れを含めて、第８図に示す。
新することはできない。この場合−つ以上のピントが、
５ＤＬ４０からの対応するタップがそのビットを出力し
ているとき、同時に切替わることがあるからでおる。波
形パターンレジスタ４４を更新するために、レジスタは
三つのフィールド５６．５８、および６０に区画されて
おり、各フィールドは第４図に示すように三つのＳＤＬ
フィールドに対応する。フィールド内のすべてのビット
はそれらを出力するＳＤＬフィールド内のタップが遷移
する前に共に完全に更新される。この方法では、レジス
タをＳＤＬタップの切替えと矛盾しないように更新する
ことは不可能である。パターンレジスタのタイミング図
を、３フイールドの遅れを含めて、第８図に示す。
再び第２図を参照して、パターン発生器４８およびシフ
タ４６を各サイクルで波形パターンレジスタ４４に随意
に導入することができる。この方法で、非常に多様な波
形パターンを波形合成器３６から作り出すことができる
。パターン発生器４８は広範多様などんな形態をも取る
ことができる。
タ４６を各サイクルで波形パターンレジスタ４４に随意
に導入することができる。この方法で、非常に多様な波
形パターンを波形合成器３６から作り出すことができる
。パターン発生器４８は広範多様などんな形態をも取る
ことができる。
本発明の一実施例では、パターン発生器６８は、第９Ａ
図に示すように、簡単に１およびＯの「配線」パターン
から構成されている。第９Ａ図の配線パターン発生器６
８は、クロックあたり１５ビツトの分解能を有する波形
合成器が整数３０乗算を行うのに使用される。たとえば
、第１Ｄ図に示すような周波数逓倍の入出力波形を参照
のこと。
図に示すように、簡単に１およびＯの「配線」パターン
から構成されている。第９Ａ図の配線パターン発生器６
８は、クロックあたり１５ビツトの分解能を有する波形
合成器が整数３０乗算を行うのに使用される。たとえば
、第１Ｄ図に示すような周波数逓倍の入出力波形を参照
のこと。
同じ配線パターン発生器６８の他の用途は、パターン発
生器が、周波数がクロック周波数と同じであるがデユー
ティサイクルがクロックと異なる波形を発生する。デユ
ーティサイクル変換である。
生器が、周波数がクロック周波数と同じであるがデユー
ティサイクルがクロックと異なる波形を発生する。デユ
ーティサイクル変換である。
たとえば、第１Ｆ図に示すような２５チから７５チへの
デユーティサイクル変換の入出力波形を参照。上の二つ
の用途はそれぞれのクロックごとに園じパターンが繰返
されると仮定している。
デユーティサイクル変換の入出力波形を参照。上の二つ
の用途はそれぞれのクロックごとに園じパターンが繰返
されると仮定している。
本発明の第２の実施例では、パターン発生器は、その１
５のエントリの各々に異なるピントバタンを格納してい
るＲＯＭ／ＲＡＭ７０である。ＲＯＭ／ＲＡＭのパター
ンはクロックごとに順次アクセスされ、出力波形がＲＯ
Ｍ／ ＲＡ Ｍエン） ＩＪのすべてを背中合せに整列
させて得られるパターンになる。
５のエントリの各々に異なるピントバタンを格納してい
るＲＯＭ／ＲＡＭ７０である。ＲＯＭ／ＲＡＭのパター
ンはクロックごとに順次アクセスされ、出力波形がＲＯ
Ｍ／ ＲＡ Ｍエン） ＩＪのすべてを背中合せに整列
させて得られるパターンになる。
周波数逓倍に対するＲＯＭ／ＲＡＭパターンの波形出力
を第９Ｂ図に示す。ＲＯＭ／ＲＡＭパターン発生器γ０
は、とりわけ、ＮをＭより大きいか小さいとすることが
できる場合有理数Ｎ／Ｍによる周波数逓倍（ＮがＭよシ
小さい場合には有理数による周波数分割が行われる）を
実施するのに有用である。このような逓倍器を実施する
のに必要なＲＯＭ／ＲＡ Ｍエントリの数は有理数の分
母、すなわちＭ、に等しい。たとえば、６倍周波数逓倍
器の波形およびパターン発生器に必要なＲＯＭ／ＲＡＭ
パターンを第９Ｂ図に示しである。
を第９Ｂ図に示す。ＲＯＭ／ＲＡＭパターン発生器γ０
は、とりわけ、ＮをＭより大きいか小さいとすることが
できる場合有理数Ｎ／Ｍによる周波数逓倍（ＮがＭよシ
小さい場合には有理数による周波数分割が行われる）を
実施するのに有用である。このような逓倍器を実施する
のに必要なＲＯＭ／ＲＡ Ｍエントリの数は有理数の分
母、すなわちＭ、に等しい。たとえば、６倍周波数逓倍
器の波形およびパターン発生器に必要なＲＯＭ／ＲＡＭ
パターンを第９Ｂ図に示しである。
本発明の更に他の実施例では、ＲＯＭ／ＲＡＭ パター
ン発生器を使用して「擬似ランダム」波形合成を行うこ
とができる。擬似ランダム波形合成の場合、各クロック
周期に対するパターンをまさに周波数逓倍用ＲＯＭ／Ｒ
ＡＭの各エン） ＩＪに格納する。
ン発生器を使用して「擬似ランダム」波形合成を行うこ
とができる。擬似ランダム波形合成の場合、各クロック
周期に対するパターンをまさに周波数逓倍用ＲＯＭ／Ｒ
ＡＭの各エン） ＩＪに格納する。
しかし、パターンは、パターン力Ｉそれ自身をＮクロッ
クごとに繰返すので真にランダムではない（このため「
擬似ランダム」の名がある）。ここでＮはＲＯＭ／ＲＡ
Ｍエン） ＩＪＯ数である。しかし、Ｎを大きくするこ
とによシ、すなわち、ＲＯＭＲＡ Ｍエントリの数を増
すことにより、真のランダム挙動への近似が向上する。
クごとに繰返すので真にランダムではない（このため「
擬似ランダム」の名がある）。ここでＮはＲＯＭ／ＲＡ
Ｍエン） ＩＪＯ数である。しかし、Ｎを大きくするこ
とによシ、すなわち、ＲＯＭＲＡ Ｍエントリの数を増
すことにより、真のランダム挙動への近似が向上する。
第１Ｇ図は擬似ランダム波形発生の入出力波形を示す。
最後に、本発明の更に他の実施例では、第９Ｃ図に示す
リアルタイム拳ハターン発生器７２を配線パターン発生
器６８またはＲＯＭ／ＲＡＭパターン発生器７０の代り
に使用することができる。リアルタイム−パターン発生
器７２は幾つかの論理操作の結果それぞれのクロックご
とに新しいパターンを発生することができる。
リアルタイム拳ハターン発生器７２を配線パターン発生
器６８またはＲＯＭ／ＲＡＭパターン発生器７０の代り
に使用することができる。リアルタイム−パターン発生
器７２は幾つかの論理操作の結果それぞれのクロックご
とに新しいパターンを発生することができる。
再び第２図を参照して、シフタ４６をパターン発生器４
８と波形パターンレジスタ４４との間に随意に設けるこ
とができる。シフタ４６は入カクロソクと出力波形との
間の位相関係を変えるのに使用することができる。左位
相シフト７２のタイミング図を第１０図に示す。
８と波形パターンレジスタ４４との間に随意に設けるこ
とができる。シフタ４６は入カクロソクと出力波形との
間の位相関係を変えるのに使用することができる。左位
相シフト７２のタイミング図を第１０図に示す。
本発明について第１図〜第１０図参照して説明してきた
が、図は例示目的だけのものであシ、本発明を限定する
ものと取るべきではないことが理解されよう。たとえば
、基準クロックを遅延させる際の区間の数およびＳＤＬ
およびＤＴＣのフィールドの数は各自の特定の環境に合
せて変えることができることが考えられる。本発明の教
示を取入れた多数の種々な実施例および用途が当業者に
より容易に組立てられることが考えられる。
が、図は例示目的だけのものであシ、本発明を限定する
ものと取るべきではないことが理解されよう。たとえば
、基準クロックを遅延させる際の区間の数およびＳＤＬ
およびＤＴＣのフィールドの数は各自の特定の環境に合
せて変えることができることが考えられる。本発明の教
示を取入れた多数の種々な実施例および用途が当業者に
より容易に組立てられることが考えられる。
第１Ａ図は整数による周波数逓倍機能の幾つかを行う従
来技術の回路図、第１Ｂ図は有理数による周波数逓倍を
行う従来技術の回路図、第１Ｃ図は整数による周波数逓
倍を行う従来技術の他の方法を示す図、第１Ｄ図は整数
Ｎによる周波数逓倍の、Ｎ−１３の場合の、入出力タイ
ミング波形を示す図、第１Ｅ図は有理数Ｎ／Ｍによる周
波数逓倍の、Ｎ＝３およびＭ＝２の場合の、入出力タイ
ミング波形を示す図、第１Ｆ図はデユーティサイクルを
２５チから７５％に変換する場合の入出力タイミング波
形を示す図、第１Ｇ図は擬似ランダム波形発生機能に対
する入出力タイミング波形を示す図、第２図は本発明の
好適実施例を示すプロンク図、第３図は本発明の現在好
適な実施例に使用される同期遅延線の電気的概要図、第
４図は第３図のＳＤＬの出力波形の、Ｎ＝１６の場合の
、タイミング図、第５図は本発明の現在好適な実施例に
使用されるディジタル・時間領域変換器（ＤＴＣ）の電
気的概要図、第６図は本発明の現在好適な実施例に使用
されるＤＴＣによる。静的パターンの動的波形への変換
を示す図、第７図は本発明の現在好適な実施例に使用さ
れる波形パターンレジスタの電気的概要図、第８図は本
発明の現在好適な実施例に使用される波形パターンレジ
スタのタイミング図、第９Ａ図は本発明の現在好適な実
施例の一つに使用される配線パターン発生器の電気的概
要図、第９Ｂ図は本発明の現在好適な実施例の一つく使
用される周波数逓倍用ＲＯＭ／ＲＡＭ パターン発生器
のパターン出力を示す図、第９Ｃ図は本発明の現在好適
な実施例の一つに使用されるリアルタイムパターン発生
器のブロック図、第１０図は本発明の現在好適な実施例
に使用される左シフタの使用による変動波形位相のタイ
ミング図である。 １０・・・・位相比較器、１２・・・・ループフィルタ
、１４−−−−ＶＣｏ、１６．１８・・・・除算器、３
６・・・・波形合成器、４０・・・・同期遅延線（ＳＤ
Ｌ）、４２・・・・ディジタル時間領域変換器（ＤＴＣ
）、４４・・・・波形パターンレジスタ、４６−−参−
シフタ、４８．６８、γ０・・・・パターン発生器、５
０・・・・共通出力線（合成波形）、５２・・・・送信
ゲート、５６．５８．６０・・・拳パターンレジスタの
フィールド、６２．６４．６６・拳・・フリップフロッ
プ。 Ｆ ／ Ｇ 、／、４ （４１１ＪＬ＃ｆ）ＦＩＧ、
／ｓ （処七７りをガＴｐ
来技術の回路図、第１Ｂ図は有理数による周波数逓倍を
行う従来技術の回路図、第１Ｃ図は整数による周波数逓
倍を行う従来技術の他の方法を示す図、第１Ｄ図は整数
Ｎによる周波数逓倍の、Ｎ−１３の場合の、入出力タイ
ミング波形を示す図、第１Ｅ図は有理数Ｎ／Ｍによる周
波数逓倍の、Ｎ＝３およびＭ＝２の場合の、入出力タイ
ミング波形を示す図、第１Ｆ図はデユーティサイクルを
２５チから７５％に変換する場合の入出力タイミング波
形を示す図、第１Ｇ図は擬似ランダム波形発生機能に対
する入出力タイミング波形を示す図、第２図は本発明の
好適実施例を示すプロンク図、第３図は本発明の現在好
適な実施例に使用される同期遅延線の電気的概要図、第
４図は第３図のＳＤＬの出力波形の、Ｎ＝１６の場合の
、タイミング図、第５図は本発明の現在好適な実施例に
使用されるディジタル・時間領域変換器（ＤＴＣ）の電
気的概要図、第６図は本発明の現在好適な実施例に使用
されるＤＴＣによる。静的パターンの動的波形への変換
を示す図、第７図は本発明の現在好適な実施例に使用さ
れる波形パターンレジスタの電気的概要図、第８図は本
発明の現在好適な実施例に使用される波形パターンレジ
スタのタイミング図、第９Ａ図は本発明の現在好適な実
施例の一つに使用される配線パターン発生器の電気的概
要図、第９Ｂ図は本発明の現在好適な実施例の一つく使
用される周波数逓倍用ＲＯＭ／ＲＡＭ パターン発生器
のパターン出力を示す図、第９Ｃ図は本発明の現在好適
な実施例の一つに使用されるリアルタイムパターン発生
器のブロック図、第１０図は本発明の現在好適な実施例
に使用される左シフタの使用による変動波形位相のタイ
ミング図である。 １０・・・・位相比較器、１２・・・・ループフィルタ
、１４−−−−ＶＣｏ、１６．１８・・・・除算器、３
６・・・・波形合成器、４０・・・・同期遅延線（ＳＤ
Ｌ）、４２・・・・ディジタル時間領域変換器（ＤＴＣ
）、４４・・・・波形パターンレジスタ、４６−−参−
シフタ、４８．６８、γ０・・・・パターン発生器、５
０・・・・共通出力線（合成波形）、５２・・・・送信
ゲート、５６．５８．６０・・・拳パターンレジスタの
フィールド、６２．６４．６６・拳・・フリップフロッ
プ。 Ｆ ／ Ｇ 、／、４ （４１１ＪＬ＃ｆ）ＦＩＧ、
／ｓ （処七７りをガＴｐ
Claims (2)
- （１）基準信号に対して複数の周波数を有するディジタ
ル波形を合成する集積回路であって、前記基準信号を受
取ったことに応じて複数のタップを発生する同期遅延線
、 前記同期遅延線に接続されて前記複数のタップから前記
ディジタル波形を発生するディジタル。 時間領域変換器、 前記ディジタル・時間領域変換器に接続されて該ディジ
タル・時間領域変換器による前記ディジタル波形の合成
を同期化する波形パターンレジスタ、 前記波形パターンレジスタに接続されて波形パターンを
発生するパターン発生器、 から構成される装置。 - （２）基準信号に対して複数の周波数を有するディジタ
ル波形を発生する集積回路であって、前記基準信号を受
取ったことに応じて複数のタップを発生する同期遅延線
、 前記同期遅延線に接続されて前記複数のタップから前記
ディジタル波形を合成するディジタル・時間領域変換器
、 前記ディジタル・時間領域変換器に接続されて該ディジ
タル・時間領域変換器による前記ディジタル波形の合成
を同期化する波形パターンレジスタ、 前記波形パターンレジスタに接続されてパターンの位置
を変えるシフタ、および 前記波形パターンレジスタに接続されて波形を発生する
パターン発生器、 から構成される装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US444,670 | 1989-12-01 | ||
| US07/444,670 US4980585A (en) | 1989-12-01 | 1989-12-01 | Method and apparatus for synthesizing digital waveforms |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03188711A true JPH03188711A (ja) | 1991-08-16 |
| JP3041456B2 JP3041456B2 (ja) | 2000-05-15 |
Family
ID=23765868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323371A Expired - Fee Related JP3041456B2 (ja) | 1989-12-01 | 1990-11-28 | デイジタル波形合成用集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4980585A (ja) |
| JP (1) | JP3041456B2 (ja) |
| IL (1) | IL96323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516404A (ja) * | 2005-10-27 | 2009-04-16 | ディー・エフ・ティー・マイクロシステムズ・インコーポレーテッド | ジッタ注入を組み込んだ高速トランシーバテスタ |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5734877A (en) * | 1992-09-09 | 1998-03-31 | Silicon Graphics, Inc. | Processor chip having on-chip circuitry for generating a programmable external clock signal and for controlling data patterns |
| US5347558A (en) * | 1993-10-20 | 1994-09-13 | Intel Corporation | Input frequency converter to increase input frequency range of a synchronous delay line |
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