JPH03189991A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に、メモリ部からパ
ラレルに読出したデータをシリアルに出力する半導体記
憶装置に関する。

［従来の技術］ ページプリンタ等に用いられるラインメモリには、パラ
レルに入力されるデータをシリアルデータに変換して出
力するパラレル／シリアル変換機能を有する半導体記憶
装置が多く用いられる。ラインメモリは、ＴＶ両画像１
走査線の画像を一時記憶し、かつ、画像を再生するため
に所定の周期で１走査線ごとに記憶データを読出す。

第４図は、メモリ部からパラレルに読出されたデータを
シリアルに出力する従来の半導体記憶装置の概略ブロッ
ク図である。

第４図を参照して、この半導体記憶装置は、入力クロッ
ク信号ＣＫＩＮが入力される入力クロック端子１と、出
力クロック信号ＣＫｏＵＴが入力される出力クロック端
子２と、前記入力クロック端子ＣＫＩＮおよび出力クロ
ック信号ＣＫＯＵＴのいずれか一方を選択的に出力する
クロック選択回路３とを含む。この半導体記憶装置は、
さらに、クロック選択回路３の出力に同期して、データ
セレクト信号および桁上がり信号を出力する４ビットカ
ウンタ４と、アドレス信号を出力するｍビットカウンタ
７　（ｍは任意の自然数）と、記憶されるべき１６ビッ
トのパラレルデータが入力される入力データ端子１０と
、書込制御信号が入力される書込制御入力端子１１と、
入出力データが共にパラレル形式であるメモリ部９とを
含む。

前記書込制御信号は、ハイレベルおよびローレベルの２
つの論理レベルをとる。書込制御信号が前記２つの論理
レベルのうちの一方のレベルをとるときに、この半導体
記憶装置はメモリ部９にデータを書込むことができるラ
イトモードとなり、書込制御信号が前記２つの論理レベ
ルのうちの他方のレベルをとるときに、この半導体記憶
装置はメモリ部９からデータを読出すことができるり−
ドモードとなる。

メモリ部９は、メモリセルアレイを含み、前記書込制御
信号がライトモードを指示しているときに、人力データ
端子１０からの１６ビットのパラレルデータを、ｍビッ
トカウンタ７からのアドレス信号に対応するアドレスに
記憶し、前記書込制御信号がリードモードを指示してい
るときには、ｍビットカウンタ７からのアドレス信号に
対応するアドレスからそこに記憶されている１６ビット
ノテータＤ１５〜Ｄｏを読出しパラレルに出力する。

この半導体記憶装置は、さらに、リードモード時にメモ
リ部９から読出された１６ビットのパラレルデータＤ１
５〜Ｄｏを、４ビットカウンタ４からのデータセレクト
信号に応答して、１ビットずつシリアルに出力するマル
チプレクサ１２ｂと、前記マルチプレクサ１２ｂから出
力されたデータを、タロツク選択回路３からの出力クロ
ック信号ＣＫＯＵＴに応答して取込み出力するＤタイプ
フリップフロップ回路１３（図中、Ｆ−Ｆと略す）と、
前記フリップフロップ回路１３が出力したデータを外部
に出力するシリアルデータ出力端子１４とを含む。

４ビットカウンタ４は、具体的には、カウント初期値と
して４ビットのデータＦ。（Ｈは１６進を示す）として
有し、クロック選択回路３からの入力クロック信号ＣＫ
ＩＮまたは出力クロック信号ＣＫＯＵＴをカウントして
、カウント値を前記初期値から１ずつカウントダウンす
る。そして、４ビットカウンタ４は、カウント値を４ビ
ットのデータとしてパラレルに出力する。この４ビット
のデータが前記データセレクト信号である。４ビットカ
ウンタ４は、さらに、この４ビットのデータがＯｌｌに
なると、すなわち、前記クロック信号を１６回カウント
すると、次にクロック信号をカウントしたときにカウン
ト値をＦＨにリセットするとともにｍビットカウンタ７
にりえる桁上げ信号の論理レベルをハイレベルにする。

したがって、マルチプレクサ１２ｂに付与されるデータ
セレクト信号は、ＦＨ−Ｑ、を繰返す４ピツＩ・のデー
タである。リードモードにおいてマルチプレクサ１．２
　ｂは、データセレクト信号を構成する４ビットのデー
タと、メモリ部９がらのデータＤ１５〜ＤＯを構成する
各ビットのデータとが１対１に対応するように、入力さ
れたデータセレクタ信号に対応したビットのデータ（Ｄ
１５〜ＤＯのうちのいずれか１つ）を出力する。一方、
桁上がり信号は、データセレクト信号がデータ０Ｈにな
るごとにハイレベルとなる。

ｍビットカウンタ７は、具体的には、クロック選択回路
３からのクロック信号をカウントし、そのカウント値を
ｍビットのデータとしてパラレルに出力する。このｍビ
ットのデータが前記アドレス信号である。さらに、ｍビ
ットのカウンタ７は、４ビットカウンタ４からの桁上が
り信号がハイレベルであるときに、クロック選択回路３
からのクロック信号に応答してアドレス信号を１つイン
クリメントする。つまり、メモリ部９のアドレスを指定
するアドレス信号は、データセレクト信号である４ビッ
トのデータがＦ、に戻るごとにインクリメントされる。

この結果、リードモードのとき、メモリ部９においてア
ドレス信号が指定した各アドレスから順次１６ビットの
データが読出され、ライトモードのとき、データ入力端
子１０がら入力されたデータはメモリ部９において１６
ビットごとに１つのアドレスに振分けられて記憶される
。

リードモードのときには、マルチプレクサ１２ｂがメモ
リ部９において、アドレス信号が指定したアドレスの各
々から読出された１６ビットのデータについてパラレル
／シリアル変換を行なう。

なお、クロック選択回路３は、書込制御入力端子１１か
らの書込制御信号の変化に追従した動作を行うように、
図示されない所定の回路部によって制御されて、書込制
御信号がライトモードを指示しているときには人力クロ
ック端子１からの入力クロック信号ＣＫ１．を出力し、
書込制御信号がリードモードを指示しているときには出
力クロック端子２からの出力クロック信号ＣＩ（ＯＵＴ
を出力する。したがって、リードモードにおいて、デー
タセレクト信号のデータおよびアドレス信号のデータは
出力クロック信号ＣＩ（ＯＵＴに同期して変化する。同
様にライトモードにおいて、アドレス信号のデータは入
力クロック信号ＣＫ、Ｈに同期して変化する。

第５図はマルチプレクサ１２ｂの内部構成を示す回路図
である。第５図を参照して、このマルチプレクサは、４
ビットカウンタ４からのデータセレクト信号である４ビ
ットのデータを構成する、最下位ビット、第１位ビット
第２位ビットおよび最上位ビットのデータを各々反転す
るインバータ２１．２２．２３．および２４と、５人力
ＮＡＮＤゲート３１〜４６（図においてＮＡＮＤゲート
３５〜４５は省略）とを含む。

ＮＡＮＤゲート３１は、前記４つのビットのデータおよ
び、メモリ部９から出力された１６ビットのデータＤＯ
〜Ｄ１５のうちの最上位ビットのデータＤ１５を入力と
して受ける。

ＮＡＮＤゲート３２は、データセレクト信号の最下位ビ
ットのデータの反転データと、データセレクト信号の第
１位ビット、第２位ビットおよび最上位ビットのデータ
と、メモリ部９の出力データＤＯ〜Ｄ１５のうちの第１
３位ビットＤ１４のデータとを入力として受ける。

同様に、ＮＡＮＤゲート３３は、データセレクト信号の
第１位ビットの反転データと、データセレクト信号の最
下位ビット、第２位ビット、および最上位ビットのデー
タと、メモリ部９の出力データＤＯ〜Ｄ　１．５のうち
の第１３位ビットのデーりＤ１３とを入力として受ける
。

このように、ＮＡＮＤゲート３１〜４６は各々、メモリ
部９の出力データのうちのいずれか１つのビットのデー
タをそのまま、または反転された形で受ける。このため
、ＮＡＮＤゲート３１〜４６の各々の出力はそのまま、
または反転されて入力されるデータセレクト信号の各ビ
ットのデータの中の少なくとも１つがローレベルであれ
ば、メモリ部９から与えられるデータの論理値にかかわ
らずハイレベルとなる。したがって、ＮＡＮＤゲート３
１〜４６の各々は、そのまま、または反転されて人力さ
れるデータセレクト信号の各ビットのデータがすべてハ
イレベルであるときにのみ、メモリ部９の出力データの
うちの１ビットのデータを反転で出力する。

たとえば、ＮＡＮＤゲート３１がメモリ部９の出力デー
タの１つＤ１５を出力できるのは、データセレクト信号
の各ビットのデータがすべて“１″のとき、すなわち、
データセレクト信号がデータＦ８のときである。ＮＡＮ
Ｄゲート３２がメモリ０ 部９の出力データの１つＤ１４を出力できるのは、デー
タセレクト信号のうちの、ＮＡＮＤゲート３２に反転さ
れずに入力された最上位ビット、第１位ビット、および
第２位ビットのデータがすべて“１″であり、かつ、デ
ータセレクト信号のうちの、ＮＡＮＤゲート３２に反転
されて入力された最下位ビットのデータも“１″である
とき、すなわち、データセレクト信号がデータＥ。のと
きである。

このように、１６個のＮＡＮＤゲート３１〜４６は、互
いに異なるデータセレクト信号に応答して、メモリ部９
の出力データを出力できる状態をとる。データセレクト
信号は、前述したように１６の値を順次的にとる、４ビ
ットのデータである。

したがって、１６個のＮＡＮＤゲート３１〜４６は、デ
ータセレクト信号に従って、メモリ部９の出力データＤ
Ｏ〜Ｄ１５の各ビットのデータを順次的に出力する。本
例では、データセレクト信号は、データＦＨ＋　　ＥＨ
＊　・・・＋（１Ｈの順に変化するため、１６個のＮＡ
ＮＤゲートはＮＡＮＤゲート１ ３１、　３２．　３Ｂ、・・・、４６の順に、メモリ部
９の出力されたデータを反転して出力する。

マルチプレクサ１２ｂは、さらに、メモリ９の出力デー
タのうちの最上位ビットから第１２位ビットまでのデー
タＤ１５〜Ｄ１２を各々出力するＮＡＮＤゲート３１〜
３４の出力を入力として受ける４人力ＮＡＮＤゲート５
１と、メモリ部９の出力データのうちの第１１位ビット
から第８位ビットまでのデータＤ１１〜Ｄ８を各々出力
するＮＡＮＤゲート３５〜３８の出力を入力として受け
る４人力ＮＡＮＤゲート５２と、メモリ部９の出力デー
タのうちの第７位ビットから第４位ビットまでのデータ
Ｄ７〜Ｄ４を各々出力するＮＡＮＤゲート３９〜４２の
出力を入力として受ける４人力ＮＡＮＤゲート５３と、
メモリ部９の出力データのうちの第３位ビットから最下
位ビットまでのデータＤ３〜ＤＯを各々出力するＮＡＮ
Ｄゲート４３〜４６の出力を入力として受ける４人力Ｎ
ＡＮＤゲート５４とを含む（図において、ＮＡＮＤゲー
ト５２〜５４への人力信号線は部分的または２ 全面的に省略）。

ＮＡＮＤゲート５１〜５４の出力は、各々、ＮＡＮＤゲ
ート５１〜５４の人力信号源である４つのＮＡＮＤゲー
ト３１〜３４３５〜３８．３９〜４２．４３〜４６の出
力のうちの少なくとも１つがローレベル（論理値“０″
）であれば、他の３つのＮＡＮＤゲートの出力論理値に
かかわらずハイレベル（論理値“１”）となる。しかし
、ＮＡＮＤゲート５１〜５４の出力は各々、対応する４
つのＮＡＮＤゲー］・の出力のうちの３つがすべてハイ
レベルであれば、他の１つの論理値によって決定される
。

このマルチプレクサ１２ｂに、データセレクト信号およ
びメモリ部９の出力データが与えられると、ＮＡＮＤゲ
ート３１〜４６は前述のように動作するため、ＮＡＮＤ
ゲート３１〜４６は１個ずつ順次的に、メモリ部９の出
力データを出力できる状態をとる。つまり、データセレ
クト信号は１６コのＮＡＮＤゲート３１〜４６に順次的
にデータの出力を指示する。そして、４つのＮＡＮＤゲ
３ −ト３１〜４６のうち、メモリ部９の出力データを出力
できる状態にないＮＡＮＤゲートからはすべてハイレベ
ルが出力される。このため、データセレクト信号及びメ
モリ部９の出力データを受けたマルチプレクサ１２ｂに
おいて、ＮＡＮＤゲト５１〜５４は次のように動作する
。

たとえば、データセレクト信号がデータ″１１１１”　
（ＦＨ）になっている場合には、ＮＡＮＤゲート３１以
外のＮＡＮＤゲート３２〜４６の出力はすべてハイレベ
ルに固定されている。したがって、この場合にはＮＡＮ
Ｄゲート３１の出力を入力として受けるＮＡＮＤゲート
５１から、ＮＡＮＤゲート３１の出力が反転されて出力
される。

ここで、ＮＡＮＤゲート３１の出力は、メモリ部９の出
力データの１つＤ１５の反転データである。

したがって、ＮＡＮＤゲート５１からは、メモリ部９の
出力データのうちの最上位ビットのデータＤ１５が反転
されないもとの形で出力される。

方、４つのＮＡＮＤゲート５１〜５４のうちの他のＮＡ
ＮＤゲート５２〜５３の出力はすべてロー４ レベルに固定される。同様にして、データセレクタ信号
がデータ“１１１０”　（ＥＨ）であれば、ＮＡＮＤゲ
ート３２以外のＮＡＮＤゲート３１および３３〜４６の
出力が必ずハイレベルであるため、ＮＡＮＤゲート３２
の出力を入力として受けないＮＡＮＤケート５１，５３
．および５４の出力はすべてローレベルに固定される。

そして、ＮＡＮＤゲート３２の出力を入力として受ける
ＮＡＮＤゲート５２から、メモリ部９の出力データのう
ちの第１４位ビットのデータＤ１４が出力される。

このように、ＮＡＮＤゲート３１〜４６の出力に順次的
に現われる、メモリ部９の出力データを構成する各ビッ
トのデータは、ＮＡＮＤゲート５１〜５４のいずれか１
つの出力に現われる。

このマルチプレクサ１２ｂは、さらに、ＮＡＮＤゲート
５１〜５４の出力を入力として受ける４人力ＮＯＲゲー
ト６１と、前記ＮＯＲゲート６１の出力を反転するイン
バータ６２と、インバータ６２の出力を第４図における
フリップフロップ回　５ 路］３に与えるための出力端子７０とを含む。

ＮＯＲゲート６１の出力は、ＮＯＲゲート６１に与えら
れるＮＡＮＤゲート５１〜５４の出力のうちの３つに少
なくとも１つハイレベルが含まれていれば、他の１つの
論理レベルにかがわらずローレベルとなる。しかし、Ｎ
ＯＲゲート６１の入力のうちの３つの論理レベルがすべ
てローレベルであれば、ＮＯＲゲート６１は、他の１つ
の入力論理レベルを反転して出力する。ここで、４つの
ＮＡＮＤゲート５１〜５４のうち、データセレクタ信号
が指示しているＮＡＮＤゲート（３１〜４６のうちのい
ずれか）の出力を受けない３つのＮＡＮＤゲートの出力
はすべて必ずローレベルとなる。したがって、ＮＯＲゲ
ート６〕からは、常に、データセレクタ信号が指示して
いる、ＮＡＮＤゲート３１〜４６のうちのいずれかのＮ
ＡＮＤゲートの出力、すなわち、メモリ部９の出力デー
タＤＯ〜Ｄ１５のうちの、データセレクト信号のデータ
に対応するビットのデータか反転されて出力される。

６ ＮＯＲゲート６１の出力は、インバータ６２によって反
転されるため、インバータ６２からは、メモリ部９の出
力データのうちの、データセレクト信号のデータに対応
するビットのデータがそのままの形で（非反転状態で）
出力される。この結果、インバータ６２の出力は、デー
タセレクト信号に従って、メモリ部９から出力された１
６ビットのパラレルデータの各ビットのデータＤＯ〜Ｄ
１５に順次切換わる。つまり、メモリ部９からパラレル
に出力されたデータが、シリアルにインバータ６２から
出力される。

上記のようにしてインバータ６２から出力されるシリア
ルデータは、出力端子７０を介して第４図のフリップフ
ロップ回路１３に与えられる。

［発明が解決しようとする課題］ 第６図は、第４図に示される半導体記憶装置のリードモ
ードにおける動作を示すタイミングチャート図である。

以下、パラレル／シリアル変換を行なう従来の半導体記
憶装置が有する問題点を、第１図に示される半導体記憶
装置の各機能部の動７ 作を第４図ないし第６図を参照しながら詳細に説明する
ことによって明らかにする。

リードモードにおいては、クロック選択回路３から、出
力クロツク端子２に与えられる出力クロック信号ＣＫｏ
　Ｕ　Ｔが出力される。この出力クロック信号ＣＩ（Ｏ
ＵＴは、第６図（ａ）に示されるように、一定周期で立
上がる繰返しパルスである。

このパルスの立上がりが４ビットカウンタ４によって計
数される。したがって、４ビットカウンタ４が、このパ
ルスの立上がりを１回カウントするごとに、４ビットカ
ウンタ４から出力されるデータセレクト信号はデータＦ
Ｈ，ＥＨ，・・・、ｏＨの順に繰返し変化する。つまり
、データセレクト信号が示すデータは、第６図（ｃ）に
示されるように、出力クロック信号ＣＫｏＵｏの立上が
りに応答して切換わる。さらに、４ビットカウンタ４が
上記パルスの立上がりを１６回カウントするごとに、４
ビットカウンタ４から出力される桁上がり信号がハイレ
ベルとなることによってｍビットカウンタ７からのアド
レス信号がインクリメントさ８ れる。したがって、アドレス信号が示すアドレスは、第
６図（ｂ）に示されるように、出力クロック信号ＣＫＯ
ＵＴの１６回ごとの立上がりに応答して、すなわち、デ
ータセレクト信号のデータＯＨからＦ。への切換わりと
ほぼ同じタイミングで、それまでのアドレスＡから次の
アドレスＡ＋１に、前記衣のアドレスＡ＋１がらさらに
次のアドレスＡ＋２に、・・・、切換わる。

メモリ部９は、ｍビットカウンタ７からのアドレス信号
が示すアドレスから１６ビットのデータＤ１５〜ＤＯを
パラレルに出力する。したがって、メモリ部９の出力デ
ータのうちの最上位ビットのデータＤ１５は、第６図（
ｄ）で示されるように、アドレス信号の切換わりに応答
して、切換わり前のアドレス信号が示すアドレスＡ、Ａ
＋１．Ａ＋２、・・・に記憶された最上位ビットのデー
タＤＡ１５、ＤＡ＋、１５．・・・から、各々、切換わ
った後のアドレス信号が示すアドレスＡ＋１．Ａ＋２．
・・・に記憶されている最上位ビットのデータＤＡ＋−
１１５、ＤＡヤ２１５．・・・に切換わる。同様に、メ
モリ９ 部９の出力データのうちの、第１４位ビットから最下位
ビットまでのデータＤ］４〜ＤＯも、第６図（ｅ）で示
されるように、アドレス信号の切換わりに応答して、切
換わり前のアドレス信号が示すアドレスＡ、Ａ＋１．・
・・に対応するものＤＡ　１４〜ＤＡ　Ｏ，ＤＡ＋＋　
　１４〜ＤＡ＋＋　　０．−ＩＪ’ら、各々、切換った
後のアドレス信号が示すアドレスＡ＋１．Ａ＋２．・・
・に対応するものＤＡヤ、１４〜Ｄｈ＋＋　０．ＤＡＢ
　１４〜ＤＡ＋２０．−に切換ワル。

一方、マルチプレクサ１２ｂがらは、前述のようにして
、メモリ部９の出力データのうちの、データセレクト信
号が示す４ビットのデータ（Ｆ。

〜Ｏ１，Ｉのうちのいずれか）に対応するビットのデー
タが選択的に出力される。第６図（ｂ）、　　（Ｃ）お
よび（ｆ）を参照して、たとえば、データセレクト信号
がデータＯＨである期間には、マルチプレクサ１２ｂの
出力データは、そのときのアドレス信号が示すアドレス
Ａに記憶されていたデータのうちの最下位ビットのデー
タＤＡｏとなる。その後、データセレクタ信号は、デー
タｏＨがらデ０ −タＦＭに、アドレス信号はアドレスＡを示すものから
アドレスＡ＋１を示すものにほぼ同時に切換わる。これ
に応答して、メモリ部９からマルチプレクサ１２ｂに与
えられるデータＤ１５〜ＤＯは、各々、アドレスＡに対
応するものＤＡ１５〜Ｄ＾０から、アドレスＡ＋１に対
応するものＤＡＡｌ１１５゛〜ＤＡ＋ＩＯに切換わる。

一方、マルチプレクサ１２ｂ内では、データセレクト信
号がデータＯＨからＦＨに切換わると、マルチプレクサ
１２ｂにおいて、すぐに、データセレク！・信号によっ
て指示されるＮＡＮＤゲートが、第５図における４６か
ら３１に切換わる。これによって、インバータ６２に与
えられるデータが最下位ビットのデータＤＯから最上位
ビットのデータＤ１５に切換わる。しかし、メモリ部９
からマルチプレクサ１２ｂに入力されたデータＤ１５は
ＮＡＮＤゲート３１．ＮＡＮＤゲート５１゜およびＮＯ
Ｒゲート６１．およびインバータ６２の、４段ものゲー
ト回路を介してフリップフロップ回路１３に与えられる
。このため、マルチプレ１ フサ１２ｂにおいて指示されるＮＡＮＤゲートが切換わ
っても、マルチプレクサ１．２　ｂの出力は、すぐには
、切換わった後のアドレス信号が示すアドレスＡ＋１に
対応するデータに変化しない。すなわち、マルチプレク
サ１２　ｂの出力は、第６図（ｆ）に示されるように、
アドレス信号およびデータセレクト信号の切換わりに応
答して、暫くの間、切換わる前のアドレス信号が示すア
ドレスＡに対応する最上位ビットのデータＤ＾１５とな
った後、切換わった後のアドレス信号が示すアドレスＡ
＋１に対応するデータＤＡヤ、１５に切換わる。

その後、マルチプレクサ１２ｂの出力データは、データ
セレクト信号の切換わりに応答して、アドレスＡ＋ｌに
対応する第１４位ビットのデータＤ＾＋１１４から最下
位ビットのデータＤＡ＋１０まで１データずつ切換わる
。

そして、アドレス信号が、さらに次のアドレスＡ＋２を
示すものに切換わると、データセレクタ信号の切換わり
に応答して、マルチプレクサ１２ｂの出力データは、最
下位ビットのデータＤＯｈ１２ ら最上位ビットのデータＤ１５に切換ゎり、マルチプレ
クサ１２ｂへの入力データが次のアドレスＡ＋２に対応
するものに切換ゎる。このため、マルチプレクサ１２ｂ
の出力データは、しばらくの間、前のアドレスＡ＋１に
対応するデータＤＡヤ、１５となった後、次のアドレス
Ａ＋２に対応するデータＤ＾＋２］５に切換わる。

このように、マルチプレクサ１２ｂの構成上、マルチプ
レクサ１２ｂの出力データは、アドレス信号の切換わり
後、−旦切換ゎる前のアドレスに対応する最上位ビット
のデータＤ１５に戻った後、切換わった後のアドレスに
対応するデータに切換わる。

一方、第４図においてフリップフロップ回路１３は、出
力クロック信号ＣＫＯＵＴの立上がりに応答して、マル
チプレクサ１２ｂの出力データを取込み出力する。そこ
で、出力クロック信号ＣＫ。ＵＴの立上がり周期は、出
力クロック信号ＣＫＯＵＴの立上がり時におけるマルチ
プレクサ１２ｂの出力データが、常に切換わった後のア
ドレス３ 信号が示すアドレスに対応するデータとなるように設定
される。つまり、出力クロック信号ｃＫ。

、□の立上がり周期は、フリップフロップ回路１３が、
アドレス信号切換わり直後にマルチプレクサ１２ｂから
しばらくの間出力される、切換ゎる前のアドレス信号が
示すアドレスのデータを取込まないような長さに設定さ
れる。この結果、フリップフロップ回路１３の出力デー
タは、第６図（ｇ）で示されるように、アドレス順に最
上位ビットのデータＤ１５から最下位ビットのデータＤ
Ｏまで切換わる。

このように、パラレルに読出されたデータをシリアルに
出力する従来の半導体記憶装置においては、パラレルデ
ータをシリアルデータに変換するマルチプレクサにおけ
るデータ変換速度が遅いため、アドレス信号の切換わり
直後に、切換ゎる前のアドレスのデータがマルチプレク
サがら出力される。しかし、半導体記憶装置がらは、ア
ドレス信号に対応するアドレスのデータが出力されねば
ならない。このためには、前記切換わる前のアト４ レスのデータが装置の出力として外部に出力されないよ
うに、マルチプレクサの出力データを装置の出力データ
として取込むフリップフロップ回路のデータ取込みタイ
ミングが選択される必要がある。そのため、前記フリッ
プフロップ回路のデータ取込み周期を決定する、出力ク
ロック信号の立上がり周期をそれほど短くすることはで
きなかった。さて、このような従来の半導体記憶装置の
リードモードにおける動作周波数は、アドレス信号を変
化させる、出力クロック信号の立上がりから、変化後の
アドレス信号が示すアドレスのデータがフリップフロッ
プ回路に取込まれるまでの時間によって決定される。つ
まり、動作周波数に逆比例する、データの送出速度は、
前記“取込まれるまでの時間″が短いほど速い。しかし
、従来の半導体記憶装置では、切換わる前のアドレスの
データがマルチプレクサから出力される期間が長いため
、出力クロック信号の立上がり周期が長くなり、“前記
取込まれるまでの時間”によって決定されるデータ送出
速度は遅かった。このため、このよ５ うな従来の半導体記憶装置を、高速のラインメモリに使
用することはできなかった。

本発明の目的は、上記のような問題点を解決し、高速の
ラインメモリ等にも使用可能な、データ送出速度の速い
、パラレル／シリアル変換機能を有する半導体記憶装置
を提供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明にかかる半導
体記憶装置は、アドレスを有し、かつ、１アドレスごと
に複数のビット長のデータを記憶する記憶手段と、記憶
手段に対するデータ読出または書込のために記憶手段の
アドレスを指定するアドレス指定手段と、アドレス指定
手段によって指定されたアドレスに応答して、記憶手段
から複数のビット長のデータをパラレルに読出す続出手
段と、続出手段によって読出された複数のビット長のデ
ータを１ビットずつシリアルに出力するシリアルデータ
出力手段と、シリアルデータ出力手段のデータ出力順序
を規定する規定手段と、アドレス指定手段によって指定
されたアドレスの切換６ わりに応答して、シリアルデータ出力手段の出力データ
を、規定手段によって規定された出力順序における最終
呑口のビットのデータから、第１番目のビットのデータ
に切換える制御手段とを備える。そして、シリアルデー
タ出力手段は、従来と同様に、規定手段によって規定さ
れた出力順序における第１番目のビットのデータを出力
する第１の経路と、規定手段によって規定された出力順
序の第２番目以降のビットのデータの各々を出力する第
２の経路とを含む。そして、従来と異なり、第１の経路
の信号伝達時間は、第２の信号伝達時間よりも短く設定
される。

［作用］ 本発明にかかる半導体記憶装置は上記のように構成され
ており、パラレルに読出されたデータをシリアルに出力
することができる。そして、パラレルデータをシリアル
データに変換するシリアルデータ出力手段において、デ
ータ出力順序の第１番目のビットのデータが出力される
ための第１の経路の信号伝達時間が、データ出力順序に
おける７ 第２番目以降のビットのデータが出力されるための第２
の経路の信号伝達時間よりも短く設定される。このため
、アドレス指定手段によって指定されるアドレスの切換
わり時に、制御手段によって、シリアルデータ出力手段
がデータ出力順序における第１番目のビットのデータを
出力するように設定されると、信号伝達時間の短い第２
の経路を介して前記第１番目のビットのデータがシリア
ルデータ出力手段から出力される。つまり、続出手段に
よって、記憶手段から、切換わり後のアドレスに対応す
るデータが読出されてから、シリアルデータ出力手段か
らり換わり後のアドレスのデータが出力されるまでの１
１７間が短縮される。

［実施例］ 第１図は本発明の一実施例を示す、半導体記憶装置の概
略ブロック図である。

第１図を参照して、この半導体記憶装置は、第４図に示
されるそれと同様の構成をＨする、パラレルに入力され
たデータをシリアルに出力するパラレル／シリアル変換
型の干導体記憶装置である。

８ しかし、この半導体記憶装置におけるマルチプレクサ１
．２　ａは、第５図で示される従来のそれとは異なる構
成を有する。なお、本実施例ではこの半導体記憶装置の
他の機能部の構成および動作は第４図におけるそれと同
一であるとする。

第２図は前記マルチプレクサ１２ａの構成を示す回路図
である。

第２図を参照して、このマルチプレクサ１２ａと、第５
図に示されるマルチプレクサ１．２　ｂとの違いは、こ
のマルチプレクサ１２ａが４ビットカウンタ４からのデ
ータセレクト信号である４ビットのデータに含まれる各
ビットのデータを非反転状態で受ける４人力ＡＮＤゲー
ト８１、前記ＡＮＤゲート８１の出力と、メモリ部９の
出力データのうちの最上位ビットのデータＤ　１．５と
を受ける２人力ＮＡＮＤゲート８２、および前記ＮＡＮ
Ｄゲート８２の出力と４人力ＮＯＲゲート６１の出力と
を受ける２人力ＮＡＮＤゲート８３を、第５図における
ＮＡＮＤゲート３１およびインバータ６２に代えて有す
る点である。

９ ＡＮＤゲート８１は、データセレクト信号がデータＦＭ
となったときにのみハイレベルの信号を出力し、データ
セレクト信号が他のデータであるときにはローレベルを
出力する。一方、ＮＡＮＤゲート８２の出力は、前記Ａ
ＮＤゲート８１の出力がローレベルであればメモリ部９
から出力されたデータＤ１５の論理値にかかわらずハイ
レベルとなるが、前記ＡＮＤゲート８１の出力がハイレ
ベルであれば、メモリ部９の出力データＤ１５の反転デ
ータに対応する論理レベルとなる。したがって、データ
セレクト信号がデータＦＨとなると、ＮＡＮＤゲート８
２からは、メモリ部９の出力データのうちの最上位ビッ
トのデータＤ１５が反転されて出力される。つまり、Ａ
ＮＤゲート８１は、このマルチプレクサ１２　Ｂがメモ
リ部９からの１６ビットのパラレルデータのうちの最上
位ビットのデータＤ１５を出力する状態に切換わったこ
とを検出して、ＮＡＮＤゲート８２に前記最上位ビット
のデータＤ１５を出力させる。

一方、ＮＡＮＤゲート３２〜４６は、各々、従０ 来と同様にデータセレクト信号がデータＥ。〜ＯＨであ
るときにのみ、メモリ部９からの第１５位ビットのデー
タＤ１４〜最ド位ビットのデータＤＯを反転して出力す
る。そして、ＮＡＮＤゲート３２〜４６の出力は、４つ
のＮＡＮＤゲート５１〜５４に分配して人力される。但
し、従来と異なり、ＮＡＮＤゲート５１には、最上位ビ
ットのデータＤ］５の反転データを出力するＮＡＮＤゲ
ート８２の出力は与えられない。このため、ＮＡＮＤゲ
ート５１は、３人力ＮＡＮＤゲートとなる。

ＮＡＮＤゲート５１〜５４からは、データセレクト信号
に従って、第１４位ビットのデータＤ１４〜最下位ビッ
トのデータＤＯが順次的に出力される。

データセレクト信号がデータＥＨ〜ＯＨのうちのいずれ
かであれば、ＮＡＮＤゲート５１〜５４のうちのいずれ
か１つから、メモリ部９の出力データのうちの、データ
セレクト信号に対応するビットのデータ（ＤＯ−Ｄ１４
のうちのいずれか）が出力される。そして、ＮＡＮＤゲ
ート５１〜５１ ４のうちの他の３つのＮＡＮＤゲートの出力はローレベ
ルに固定される。この結果、ＮＯＲゲート６１からは、
データＤＯ〜Ｄ１４が各々反転されて出力される。

しかし、データセレクト信号かデータＦ、であれば、ロ
ーレベルに固定された、ＮＡＮＤゲート５１〜５４の出
力によって、ＮＯＲゲート６１の出力はハイレベルに固
定される。つまり、ＮＯＲゲート６１の出力にはデータ
ＤＯ〜ＤＩ４のいずれも現れない。一方、このとき、Ｎ
ＡＮＤゲート８２の出力には、前述のようにして最上位
ビットのデータＤ　１．５の反転データが現われる。さ
て、ＮＡＮＤゲート８３は、一方の入力論理レベルがハ
イレベルであるときにのみ他方の入力論理レベルを反転
して出力することができる。したがって、データセレク
ト信号がデータＦ。であるときには、ＮＡＮＤゲート８
３から最上位ビットのデータＤ１５の反転データがさら
に反転されたデータが出力される、すなわち、最上位ビ
ットのデータＤ］５が非反転状態で出力される。

２ 逆に、データセレクト信号がデータＦ□以外であるとぎ
には、ＮＡＮＤゲート８２の出力は、ＮＡＮＤゲート８
１のローレベルの出力によってハイレベルに固定される
。つまり、ＮＡＮＤゲート８２の出力には最上位ビット
のデータＤ］５は現れない。したがって、ＮＡＮＤゲー
ト８３の出力から、ＮＯＲゲート６１の出力に現われた
データＤＯ〜Ｄ１４のうちのいずれかのデータの反転デ
ータがさらに反転されて出力される。つまり、この場合
にはＮＡＮＤゲート８３の出力には、データＤＯ〜Ｄ１
４のうちのいずれかのデータが非反転状態で現われる。

上記のように、このマルチプレクサ１２ａでは、メモリ
部９の出力データのうち、最ド位ビット〜第１４位ビッ
トのデータＤＯ〜Ｄ１４は各々従来通り、ＮＡＮＤゲー
ト３２〜４６のうちのいずれか１つ、ＮＡＮＤゲート５
１〜５４のうちのいずれか１つ、ＮＯＲゲート６１およ
びＮＡＮＤゲート８３の４つのゲート回路を介して出力
端子７０に導出されるのに対し、最上位ビットのデータ
Ｄ３ １５は、ＮＡＮＤゲート８２およびＮＡＮＤゲート８３
を介して出力端子７０に導出される。このため、データ
セレクト信号がデータＦＨとなったときに、最上位ビッ
トのデータＤ　１．５が出力端子７０に伝達されるまで
の時間は従来よりも短縮される。この結果、アドレス信
号の変化に応答して、変化後のアドレス信号が示すアド
レスに対応する最上位ビットのデータＤ　１５は従来よ
りも迅速にマルチプレクサ１２ａの出力に現われる。

第３図は、第１図の半導体記憶装置の動作を示すタイミ
ングチャート図である。第３図（ａ）は出力クロック信
号ＣＫｏＵＴのタイミングチャート図、第３図（ｂ）は
アドレス信号の切換わりタイミングを示すタイミングチ
ャート図、第３図（Ｃ）はデータセレクト信号の切換わ
りを示すタイミングチャート図、第３図（ｄ）および（
ｅ）は各々、メモリ部９から読出された最上位ビットの
データＤ１５および第１４位ビット〜最下位ビットのデ
ータＤ１４〜ＤＯの切換わりタイミングを示すタイミン
グチャート図、第３図（ｆ）は７４ ルチプレクサ］、２ａの出力データの切換わりタイミン
グを示すタイミングチャート図、第３図（ｇ）はフリッ
プフロップ回路］３の出力データの切換わりタイミング
を示すタイミングチャート図である。

第１図ないし第３図を参照して、アドレス信号およびデ
ータセレクト信号は、それぞれ、第３図（ｂ）および（
Ｃ）で示されるように、出力クロック信号（第３図（ａ
））の立上がりに応答して切換わる。アドレス信号は、
データセレクト信号がデータＯＨからＦＨに切換わるの
とほぼ同時にインクリメントされる。したがって、メモ
リ部９から出力される最上位ビットのデータＤ１５およ
び最下位ビットのデータＤＯ〜第１４位ビットのデータ
Ｄ１４も、それぞれ、第３図（ｄ）および（ｅ）で示さ
れるように、アドレス信号がインクリメントされるごと
に、インクリメントされた後のアドレス信号に対応する
ものに切換わる。

たとえば、アドレス信号がアドレスＡを示すものから次
のアドレスＡ−１を示すものにインクリ５ メントされると、データセレクト信号の切換わりによっ
て、マルチプレクサ１２ａ内のＡＮＤゲート８１が、Ｎ
ＡＮＤゲート８２に、メモリ部９から出力されている最
上位ビットのデータＤ１５を出力させる。つまり、デー
タセレクト信号によってＮＡＮＤゲート８２が指示され
、他の１５個のＮＡＮＤゲート３２〜４６は指示されな
い。これによって、マルチプレクサ２０ａの出力端子７
０には、前記次のアドレスＡ＋１に対応する最上位ビッ
トのデータＤＡヤ、１５が、メモリ部９の出力データの
切換わり時刻から、ＮＡＮＤゲート８２および８３によ
る遅延時間ｔたけ遅れて伝達される（第３図（ｆ）参照
）。そして、メモリ部９の出力データの切換わり時刻か
ら、前記次のアドレスＡ＋１に対応する最上位ビットの
データＤＡ＋１５が出力端子７０に伝達されるまでの期
間には、前のアドレスＡに対応する最上位ビットのデー
タＤＡ１５がマルチプレクサ１２ａから出力される。

しかし、本実施例では、前記遅延時間は従来よりもゲー
ト回路２段分短縮される（第３図および第６ ６図を比較参照）。したがって、マルチプレクサ１２ａ
の出力（第３図（ｆ））は、アドレス信号がインクリメ
ントされた直後に、従来よりも短時間だけ、インクリメ
ントされる前のアドレスに対応するデータとなった後、
インクリメントされた後のアドレスに対応するデータに
切換わる。その後、次にアドレス信号がインクリメント
されるまでは、マルチプレクサ１２ａの出力は、データ
セレクト信号の切換わりに応答して、インクリメントさ
れた後のアドレスに対応する、第１４位ビットのデータ
Ｄ１４から最下位ビットのデータＤＯまで順次的に切換
わる。

フリップフロップ回路１３は、出力クロック信号ＣＫＯ
ＵＴの立上がりに同期して、マルチプレクサ１２ａの出
力を取込み出力する。したがって、出力クロック信号Ｃ
ＫｏＵ□の立上がり周期はやはり、前記インクリメント
される前のアドレスに対応する最上位ビットのデータが
フリップフロップ回路１３に取込まれないような値に設
定されねばならない。しかし、上記のように、アドレス
信７ 号切換わり時に、切換わる前のアドレスに対応する最上
位ビットのデータがマルチプレクサ１２　ａの出力に現
われる期間は従来よりも短縮されるため、出力クロック
信号ＣＫｏＵ□の立上がり周期を従来よりも短くするこ
とができる。そこで、第３図（ａ）および第６図（ａ）
を比較して、本実施例における出力クロック信号ＣＫＯ
ＵＴの立上がり周期は、従来のそれよりも短く設定され
る。

出力クロック信号ＣＫｏＬＩＴの立上がり周期が短いこ
とは、フリップフロップ回路のデータ取込み周期が短縮
されることを意味する。一方、出力クロック信号ＣＩ（
ＯＬＩＴの立上がり周期が短いことは、アドレス信号お
よびデータセレクト信号の切換わり周期が短縮されるこ
とによって、メモリ部９の出力データの切換わり周期が
短縮されることも意味する。これはさらに、マルチプレ
クサ１２ａの出力データのり換わり周期が短縮されるこ
とを意味する。つまり、マルチプレクサ１’２ａの出力
データの切換わり周期の短縮に追従するように、フリッ
プフロップ回路１３のデータ取込み周８ 期も短縮される。この結果、フリップフロップ回路１３
の出力データの切換イつり周期は第３図（ｇ）に示され
るように、従来のそれ（第６図（ｇ）参照）に比べ短縮
される。

この半導体記憶装置のデータ送出速度は、アドレス信号
を変化させる、出力クロック信号ｃＫ。

ＵＴの立上がりから、フリップフロップ回路１３が変化
後のアドレス信号が示すアドレスの最初のデータ（本実
施例では最上位ビットのデータＤ１５）を取込むまでの
時間が短いほど短い。この時間は、本実施例において上
述のように従来よりも短縮される。このため、結果的に
、マルチプレクサの構成を複雑化することなく、この半
導体記憶装置のデータ送出速度は従来よりも向上され、
高速のデータ続出が可能となる。したがって、本実施例
の半導体記憶装置を高速のラインメモリとして用いるこ
とも可能となる。

尚、フリップフロップ回路１３は、この半導体記憶装置
がラインメモリとして用いられる場合に装置からの各ビ
ットのデータの出力時間幅を互い３つ に等しくする機能も果たす。メモリ部９から１６ビット
のデータが読出される際、各ビットのデータは実際には
メモリ部９から全く同時には出力されない。これは、メ
モリ部９内のメモリセルアレイにおいて各ビットのデー
タは物理的に異なる位置に配されるメモリセルに記憶さ
れているためである。つまり、アドレス信号がインクリ
メントされてから、インクリメント後のアドレス信号に
対応する１６ビットのデータの各々がメモリ部９がら出
力されるまでの時間（アクセスタイム）は、メモリ部９
における各ビットのデータの伝達経路での遅延時間の違
いによって異なる。このため、リードモードにおいて、
メモリ部９からの各ビットのデータの出力時間はビット
によって異なる。

したがって、各ビットのデータの出力時間が互いに等し
い必要のあるラインメモリの出力として、メモリ部９か
ら出力された各ビットのデータをそれがメモリ部９から
出力されている期間と同じ時間、順次的に出力すること
はできない。そこで、データ出力段に、一定の立上がり
周期を白−するり０ ロックパルスに同期し、てデータを取込むフリップフロ
ップ回路］３を設けることによって、装置からの各ビッ
トのデータの出力時間を互いに等しくする。なお、本実
施例において第１番目にマルチプレクサ１２ａから出力
されるのは最上位ビットのデータＤ１５であるので、出
力クロック信号ＣＩく。ＵＴの立上がり周期は、アドレ
ス信号がインクリメントされた後、マルチプレクサに入
力される最上位ビットのデータＤ１５がインクリメント
後のアドレスに対応するものに完全に確定されてからフ
リップフロップ回路１′３が最上位ピッＩ・のデータを
取込むように設定される。

なお、本実施例では、アドレス信号によって指定された
各アドレスから読出されたパラレルデータを構成する各
ビットのデータの出力順序は、最上位ビットから最下位
ビットに向かうものであったが、他の任意の順序として
も同様の効果が得られる。この場合には、前記出力順序
上、第１番目のビットのデータがマルチプレクサの出力
端子に伝達されるまでの経路における遅延時間を、他の
１ ビットのデータがマルチプレクサの出力端子に伝達され
るまでの経路における遅延時間よりも短くなるように、
かつ、マルチプレクサにおいて前記第１番口のビットの
データを選択するデータセレクト信号に応答して前者の
経路が能動化されるように、マルチプレクサが構成され
ればよい。

ところで、アドレス信号がインクリメントされた後、マ
ルチプレクサに人力された各ビットのデータがインクリ
メント後のアドレスに対応するものに確定されるのに要
する時間はビットによって異なる。そこで、本実施例に
おいて、アクセスタイムが最小であるビットをマルチプ
レクサからのデータ出力順序における第１番目に設定す
れば、アドレス信号をインクリメントする、出力クロッ
ク信号の立上がりから、マルチプレクサ１２ａの出力が
インクリメント後のアドレスに対応するものに切換わる
までの時間Ｔ（ｍ３図参照）が最小となる。前述したよ
うに、フリップフロップ回路１３のデータ取込み周期、
すなわち、出力クロック信号の立上がり周期ＣＫｏＵ　
７は、出力クロッ２ り信号ＣＫＯＬＩＴの立上がりから少なくとも前記時間
Ｔ経過した後にフリップフロップ回路１３がデータを取
込むように設定される。したがって、前記時間Ｔが短縮
されれば、出力クロック信号ＣＫＯＵＴの立上がり周期
をさら短縮することができる。そこで、前記データ出力
順序における第１番目のビットに、アクセスタイムの最
も短いものを選ぶことによって、本実施例の効果はより
高められる。たとえば本実施例では、マルチプレクサか
ら第１番１」に出力されるのは最上位ビットのデータで
あるから、本実施例の半導体記憶装置のデータ送出速度
をより向上させるには、最上位ビットのデータに対する
アクセスタイムが最小であることが望ましい。

なお、シリアルデータに変換されるパラレルブタのビッ
ト長が本実施例における長さ（１６ビット）以外であっ
ても本実施例と同様の効果が得られることは自明である
。

［発明の効果コ 以上のように本発明によれば、パラレル／シリ３ アル変換型の半導体記憶装置の動作速度が装置の内部構
成を複雑化することなく短縮化される。この結果、従来
動作速度の遅かったパラレル／シリアル変換型の半導体
記憶装置を高速のラインメモリ等に用いることもｌ■能
となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置の概略ブロ
ック図、第２図は第１図におけるマルチプレクサの内部
構成を示す回路図、第３図は第１図の半導体記憶装置の
動作を説明するためのタイミングチャート図、第４図は
従来の！１′、導体記憶装置の概略ブロック図、第５図
は第４図におけるマルチプレクサの内部構成を示す回路
図、第６図は第４図の半導体記憶装置の動作を説明する
ためのタイミングチャート図である。 図において、１は入力クロック端子、２は出力クロック
端子、３はクロック選択回路、４は４ビットカウンタ、
７はｍビットカウンタ、９はメモリ部、１０はパラレル
データ入力端子、１１は書込制御入力端子、１２ａおよ
び１２ｂはマルチプ４ レクサ、１３はＤタイプフリップフロップ回路、１４は
ンリアルデータ出力端丁、２１〜２４および６２はイン
バータ、８１はＡＮＤゲート、３１〜４６．５１〜５４
．８２及び８３はＮＡＮＤゲト、６１はＮＯＲゲート、
７０は出力端子である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 アドレスを有し、かつ、１アドレスごとに複数のビット
   長のデータを記憶する記憶手段と、前記記憶手段に対す
   るデータ読出または書込のため、前記記憶手段のアドレ
   スを指定するアドレス指定手段と、 前記アドレス指定手段によって指定されたアドレスに応
   答して、前記記憶手段から前記複数のビット長のデータ
   をパラレルに読出す読出手段と、前記読出手段によって
   読出された前記複数のビット長のデータを、１ビットず
   つシリアルに出力するシリアルデータ出力手段と、 前記シリアルデータ出力手段のデータ出力順序を規定す
   る手段と、 前記アドレス指定手段によって指定されたアドレスの切
   換わりに応答して、前記シリアルデータ出力手段の出力
   データを、前記規定手段によって規定された出力順序に
   おける最終番目のビットのデータから、前記規定手段に
   よって規定された出力順序における第１番目のビットの
   データに切換える制御手段とを備え、 前記シリアルデータ出力手段は、前記規定手段によって
   規定された出力順序の前記第１番目のビットのデータを
   出力する第１の経路と、前記規定手段によって規定され
   た出力順序における第２番目以降のビットのデータの各
   々を出力する第２の経路とを含み、 前記第１の経路の信号伝達時間を、前記第２の経路の信
   号伝達時間よりも短くしたことを特徴とする、半導体記
   憶装置。