JPH0319027A

JPH0319027A - データ処理装置

Info

Publication number: JPH0319027A
Application number: JP15488589A
Authority: JP
Inventors: Shunichi Iwata; 俊一岩田; Yuichi Saito; 斎藤　祐一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-06-16
Filing date: 1989-06-16
Publication date: 1991-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は例外３割込み、トラップの各処理（以下、ＢＩ
Ｔと称す）のために命令実行の中断及び再実行を可能と
したデータ処理装置に関する。

〔従来の技術〕

第４図に従来のデータ処理装置のマイクロプログラム制
御を実行する部分の一構成例のブロック図を示す。

図中、ｌは命令デコード部である。この命令デコード部
１は、命令をデコードしてマイクロプログラムエントリ
アドレス、汎用レジスタ番号、オペランド、データサイ
ズ等の情報を出力する。これらの内、マイクロプログラ
ムエントリアドレスはその命令を実行するためのマイク
ロプログラムの先頭アドレスを示しており、マイクロプ
ログラムカウンタ４にセントされる。

マイクロプログラムカウンタ４にセントされた値はマイ
クロＲＯ？１５に格納されているマイクロ命令のアドレ
スを示している。そして、このマイクロプログラムカウ
ンタ４が示すアドレスのマイクロ命令がマイクロＲＯＭ
５から読出されてマイクロｌ？ＯＭ出力うソチ６へ送ら
れてランチされる。

この際、マイクロプログラムカウンタ４の値はカウンタ
４０により１だけインクリメントされる。

マイクロＲＯＭ出力うソチ６にランチされているマイク
ロ命令の内、アドレスフィールドの値のみが次アドレス
ランチｌＯにセントされ、他の部分はマイクロデコーダ
７によりデコードされる。

マイクロデコーダ７は、命令デコード部ｌから出力され
る汎用レジスタ番号、オペランド、データサイズ等の情
報と併せてマイクロ命令をデコードし、命令実行部３と
マイクロプログラム：ｌ、ＩＪ御郡部８を制御するため
の信号を生成する。

このマイクロデコーダ７が生成する信号に従って、命令
実行部３では命令が実行され、マイクロプログラム制御
部８ではマイクロプログラム部２内部の動作を制ｆｉｌ
する。

また、ＢＩＴが命令デコード部ｌあるいは命令実行部３
において発生した場合には、発生した［ｌＴに対応して
Ｅｌ↑フラグ部１部内３内ＩＴフラグの値が“ｌ′にセ
ントされる。

ＢＩＴエントリＰＬ＾（Ｐｒｏｇｒａｓａｂｌｅ　Ｌｏ
ｇｉｃ＾ｒｒａｙ）　１２では、ＢＩＴフラグの値に従
って、発生したＢＩＴに対応する処理を行うためのマイ
クロプログラムエントリアドレスを生成する。

条件フラグ部９は、命令実行部３内の演算装置に備えら
れたフラグの値を入力とし、マイクロプログラム制御部
８の動作あるいはメモリアクセスの動作をマイクロ命令
の指示通りに実行するか否かをＩ誇示するフラグの値を
セットする。このフラグは、命令実行部３内の演算装置
による演算結果に応して処理方法を変更する必要がある
場合に使用される。

第５図は上述の従来のデータ処理装置に使用されるマイ
クロ命令のフィールドの内容ｆａ）とそのオペレージリ
ン（ｂｌとを示す模式図である。

マイクロ命令には、アドレスフィールド、マイクロ制御
フィールド、条件フラグフィールド、　Ｅ１丁チエツク
フィールド及びメモリアクセスフィールドが含まれてい
るが、その他にも命令実行部３を制御するためのフィー
ルド等が含まれている。

アドレスフィールドは、マイクロ命令のアドレスをセン
トするためのフィールドである。マイクロ命令の分岐を
実行する場合には分岐先のアドレスが記述される。

条件フィールドは、命令実行部３中の演算装置に付属し
ている各フラグの内のいずれを条件フラグとしてセント
するかを指定する。

マイクロ制御フィールドは、マイクロプログラム制御部
８の動作を指定するフィールドである。

このマイクロ制御フィールドに何等の指定もない場合に
は、その時点の値に“ｌ”だけインクリメントしたマイ
クロプログラムカウンタ４が示すマイクロ命令が次のマ
イクロ命令として呼出される。

マイクロ命令を分岐させる場合は、マイクロ制御フィー
ルドを“分岐”にし、アドレスフィールドに分岐先のマ
イクロ命令のアドレスを記述しておく、これにより、マ
イクロプログラム制御部８は次アドレスランチ１０の値
を出力させてマイクロプログラムカウンタ４にセントさ
せる。このため、分岐を指示したマイクロ命令の次には
、アドレスフィールドに記述されているアドレスが示す
マイクロ命令が呼出される。マイクロプログラムエント
リの最後のマイクロ命令には、そのマイクロ制御フィー
ルドに“終了′が指定される。これにより、マイクロプ
ログラムカウンタ４には命令デコード部ｌから次の命令
のマイクロプログラムエンドリアドレスがセントされ、
引続いて次の命令を実行することが可能になる。また、
これらの指示が条件フラグを参照して実行されるように
も出来る０条件フラグが“１″である場合には、上述の
指示通りの動作を行い、“０”である場合には、“指定
無し”の場合と同様の動作となる。

ＢＩＴチエツクフィールドは、ＥＩＴ発生のチェフクを
行うか否かを指定する。具体的には、このフィールドを
“有効”にするとＢＩＴの有無がチェフクされ、この結
果［ＩＴが発生していれば次アドレスラッチＩＯの値が
出力されてマイクロプログラムカウンタ４にセットされ
る。

メモリアクセスフィールドは、メモリのアクセスを指示
する。“読出し”が指示された場合にはメモリからのデ
ータの読出しが実行され、６：込み”が指示された場合
にはメモリへのデータの書込みが実行される。また、こ
れらの指示を条件フラグを参照して実行することも出来
る０条件フラグが“０”である場合は上述の指示通りに
動作し、条件フラグが“１”である場合は上述の動作が
キャンセルされる。

第６図は命令実行部３内の５ＳＴＲ命令を実行するため
に必要な部分の構成を示すプロンク図である。

図中、２１．２２．２３はそれぞれＳ１バス、　Ｓ２バ
ス　Ｄバスである。これらの各バス２１　、２２．２３
はいずれも３２ビツト幅である。

２４は複数の３２ビツトレジスタＲＯ〜Ｒｎにて構成さ
れるレジスタファイルである。このレジスタファイル２
４は、Ｄバス２３からデータを取込み、Ｓｌバス２１と
Ｓ２バス２２のいずれかまたは双方へデータを出力する
ことが出来る。

２５は定数１２ｏｌ’ｌであり、保持しでいる定数デー
タをＳｌバス２１またはＳ２バス２２へ出力する。

２６はメモリアドレスレジスタであり、また２８はメモ
リデータレジスタである。これらのレジスタは、図示し
ないメモリ内のデータをアクセスする際に使用される。

即ち、メモリからデータを読出す際には、そのデータの
アドレスがメモリアドレスレジスタ２６にセントされる
ことによりデータが続出され、読出されたデータはＤバ
ス２３を通してメモリデータレジスタ２８に格納される
。またデータをメモリへ書込む際には、書込み先のアド
レスがメモリアドレスレジスタ２６に、データがメモリ
データレジスタ２８にそれぞれセントされることにより
、Ｓｌバス２１またはＳ２バス２２を通じてデータがメ
モリに♂込まれる。

メモリアドレスレジスタ２６にはカウンタ２７が付属し
ており、Ｓ１バス２１から人力されたアドレスをサイズ
情報に応じて１．２．４のいずれかの埴だけインクリメ
ントまたはデクリメントすることが出来る。

メモリデータレジスタ２８は、Ｄバス２３からデータを
取込んで書込み、Ｓ１バス２１またはＳ２バス２２ヘデ
ータを出力する。

３１は算術演算あるいは論理演算を実行するＡｌ１部で
ある。このＡＬＵ部３１は、Ａレジスタ２９とＢレジス
タ３０とから出力されるデータ間の演算を実行し、その
結果をＯレジスタ３２へ出力する。

Ａレジスタ２９及びＢレジスタ３０は共に３３ビツト幅
のレジスタであり、それぞれＳ１バス２１及びＳ２バス
２２からデータを入力し、ＡＬＵ部３１ヘデータを出力
する。データ入力に際しては、そのデータのサイズから
３３ビツトへ符号拡張または“Ｏ”拡張した上で入力し
、Ａ１１部３１ヘデータ出力する際にはＡレジスタ２９
及びＢレジスタ３０の内容をそのまま出力する他、反転
した値を出力したりあるいは“０”を出力することも可
能である。

０レジスタ３２はＡＬＵ部３１での演工γ結果を取込み
、Ｄバス２３へ出力する。

３３はＤＣレジスタである。このＤＣレジスタ３３は、
３２ビツト輻のレジスタであり、−度に“１”だけデク
リメントするカウンタ３４と、自身の（直が０′になっ
た場合に“１″がセットされるゼロフラグ部３５とを備
えている。

第７図は従来のデータ処理装置により実行される一つの
命令、即ち５ＳＴＩ？命令の命令コードとオペランドと
を示す模式図である。

５ＳＴＲ命令のオペランドは、レジスタファイル２４中
のＲ１レジスタ、　Ｒ２レジスタ、　Ｒ３レジスタにセ
ットされる。

Ｒ１レジスタにはストリングの先頭アドレスが、Ｒ２レ
ジスタにはストリング長が、Ｒ３レジスタには書込み対
象のデータ（以下、書込みデータと称す）がそれぞれセ
ントされる。

また、５ＳＴＩ？命令の命令コードのＳＳフィールドに
より占込みデータのサイズが指定される。即ち、“ＳＳ
・００”であればバイト（ｌハイド）　、”ｓｓ・Ｏｌ
“であればハーフワード（２バイト）、“ＳＳ・１０”
であればワード（４バイト）がそれぞれ指定される。

第８図は５ＳＴＲ命令の実行シーケンスの概略を示すフ
ローチャート、第９図は前述の従来のデータ処理装置の
マイクロプログラム部２及び命令実行部３による５ＳＴ
Ｒ命令の実行シーケンスを示すフローチャートである。

ここで上述の従来のデータ処理装置に使用される命令中
の任意長ビットフィールド操作命令あるいはストリング
操作命令等においては、命令の実行途中でＢＩＴを受付
け、その時点で一旦ＢＩＴの処理を実行し、これが終了
した後に中断されていた命令を再実行することが可能で
ある。

このような手法を採用している理由は、これらの命令が
任意長のビットフィールドあるいは任意長のストリング
を取扱うために命令の実行に要する時間がピントフィー
ルドあるいはストリングの長さに比例して長くなるため
、命令実行の途中であってもＢＩＴを受付けて処理しな
ければＢＩＴ処理が非常に遅れる可能性があるためであ
る。

以下、５ＳＴＲ命令を一例として、従来のデータ処理装
置において命令の中断とその後の再実行とがいかにして
処理されるかを、第７図及び第８回を参照して説明する
。

５ＳＴＲ命令は、先頭アドレスとストリング長とにより
指定されるメモリ領域に同一データを繰返し書込む命令
である。この５ＳＴＲ命令では、Ｒ１レジスタに先頭ア
ドレスを、Ｒ２レジスタにストリング長を、Ｒ３レジス
タに書込みデータをそれぞれセントし、命令コードによ
り書込みデータのサイズを指定する。　５ＳＴＲ命令の
オペレーションは以下のようなステンブに分かれる。

■　ストリング長の更新。

Ｒ２レジスタの値を“ビだけデクリメントする。

■　書込みデータのメモリへの書込み。

ｌ？３Ｒ３レジスタをＲ１レジスタの値が示すアドレス
に従ってメモリに書込む。

■　アドレスの更新。

Ｒ１レジスタの値を書込みサイズ分だけインクリメント
する。即ら、書込みサイズがバイトである場合は“１”
、ハーフワードである場合は“２”、ワードである場合
は“４”だけそれぞれインクリメントする。

■　ＢＩＴが発生しているか否かをチエツクする。

ＢＩＴが発生している場合は［！ＩＴ処理に移る。

■　Ｒ２レジスタの値が“Ｏ”になっているか否かをチ
エツクする。

１０”でなければ再度■へ処理を戻してメモリの次の領
域への書込みを行い、”Ｏ”になっている場合には処理
命令の実行を終了する。

このように、５ＳＴＲ命令においてはＲ３レジスタの値
をＲ１レジスタで指定されているメモリアドレスからＲ
２レジスタの値が“０１になるまで繰返して書込む、そ
して、１回の書込みの都度、ＥＩＴの発生の有無がチエ
ツクされる。　　ＢＩＴ処理が終了した後は、再度■か
ら処理を開始するため、命令の進１歩状況をＲ１，Ｒ２
，Ｒ３レジスタの値を更新することにより示しており、
命令が再開された場合には残りの処理から再実行するこ
とが可能である。

つまり、■の処理に際してはＲ１レジスタの値は次の書
込み先を、Ｒ２レジスタの値は残りのストリング数をそ
れぞれ表しており、■から処理を開始すれば２１７発生
前の処理に引続（処理を再実行することが可能である。

ところが、実際には上述のように１回の書込みを実行す
る都度、Ｉｇでのレジスタを更新しているので命令実行
の速度が遅くなる。このため、命令実行速度を向上させ
るには、ループを形成している部分の処理時間を可能な
限り短くする必要がある。このような理由から、ループ
内では可能な限りマイクロ命令の数が少なくなるように
プログラミングし、ループを抜出した後に演算装置内の
値を利用してループ内で更新することが出来なかったレ
ジスタの値を更新するように構成する。この結果、命令
の実行途中でＢＩＴを受付けた場合においても命令の再
実行を保証するためには、ＢＩＴ処理に移る前にレジス
タの値を更新しておく処理を行わねばならない、この処
理を実行するマイクロプログラムエントリアドレスをＢ
ＩＴ前処理エントリと称する。

５ＳＴＲ命令の実行シーケンスの概略を示す第８図のフ
ローヂャートに従って以下に説明する。

まず最初に、アドレス値及びストリング値等の値をルー
プ内で使用する演算装置にセットする初期設定と、メモ
リへのデータの１回目の書込み処理とを実行する（ステ
ップ３１）。

次に、Ｅ■↑発生の有無をチエツクする（ステップＳ２
）、　　ＥＩＴが発生していればＢＩＴ前処理エントリ
を実行した後にＩ！ＩＴ処理を実行するが（ステップＳ
３．Ｓ４）、ＥＩＴが発生していなければストリング長
の値をチエツクする（ステップＳ５）、これが１０１に
なっていなければ、メモリの引続く領域に書込みを行っ
てループを形成しくステップ５６．５２＞、”０″にな
っていればループから抜出してレジスタの更新を行い（
ステップ３７）、この後に命令の実行を終了する。

次に、５ＳＴＲ命令を第６図に示した構成の回路により
実行する場合のシーケンスについて、第９図（ａ）、　
（ｂｌ及び（Ｃ１を参照して説明する。

まず最初に、５ＳＴＲ命令の第１マイクロ命令（以下、
５ＳＴＲＩ”　と称す）がマイクロｌ？ＯＭ５がら呼出
される　（ステップ５ｌｌ）、“５ＳＴＲＩ”は、マイ
クロプログラム制御部８に対して何等の指示もしていな
い。

従って、命令実行部３において先頭アドレスとストリン
グ長とのセットが行われる。即ら、Ｉｌルジスタの値を
ｓｔババス１を介してメモリアドレスレジスタ２６に、
またＲ２レジスタの値を５２バス２２を介してＤＣレジ
スタ３３に保持させる　（ステップ５１２）。

次に呼出されるマイクロ命令は、マイクロプログラムカ
ウンタ４が１ｍ　だけインクリメントされて第２マイク
ロ命令（以下、”　５ＳＴＲ２”と称す）になる（ステ
ップ５１３）、この“５ＳＴＲ２’　もマイクロプログ
ラム制御部８に対しては何等の指示もしていない、従っ
て、命令実行部３において書込みデータのセントが行わ
れ、Ｒ３レジスタの値がＡＬｕ部３１を介してメモリデ
ータレジスタ２８にセントされる（ステップ５１４）。

メモリアクセスフィールドに“書込み゛と指定されてい
るので、次のマイクロ命令実行時にメモリへのデータの
書込みが実行される。

次のマイクロ命令は、マイクロプログラムカウンタ４が
“１″だけインクリメントされて第３マイクロ命令（以
下、“５ＳＴＲ３“と称す）になる（ステップ５１５）
、アドレスフィールドにＢＩＴ前処理エントリアドレス
の“ＰｒｅＥＩＴ”を記述し、ＢＩＴチエツクフィール
ドを“有効３にしているので、Ｉ！　Ｉ　Ｔ　前処理エ
ントリ　（以下、’ＰｒｅＥＩＴ”と称す）のアドレス
が次アドレスラッチ１０に取込まれ、旧Ｔの発生の有無
がチエツクされる（ステップ５１７）、命令実行部３に
おいては、アドレスとストリング長が更新される。メモ
リアドレスレジスタ２６はサイズ情報に応じてインクリ
メントされる。また、ＤＣレジスタ３３の偵が“１１だ
けデクリメントされてＲ２レジスタにセントされる　（
ステップ５１６）。

次に呼出されるマイクロ命令は、“５ＳＴＩ？３″でＥ
ＩＴ発生の有無をチエツクした際にＥｒＴが発生してい
るか否かで異なる。

ＢＩＴが発生していなければ、マイクロプログラムカウ
ンタ４が“ｌ”だけインクリメントされて第４マイクロ
命令（以下、’５ＳＴＲ４”と称す）が呼出される（ス
テップ８１８）、“５ＳＴＲ４″では、アドレスフィー
ルドに“５ＳＴｌ＋３”のアドレス、条件フラグフィー
ルドにＯＣレジスタ３３のゼロフラグの反転値が指定さ
れているため、次アドレスラッチ１０にＲ３レジスタの
アドレス、条件フラグ部９にＤＣレジスタ３３ノセロフ
ラグ部３５の反転値がそれぞれセットされる。命令実行
部３においては、Ｒ３レジスタの値がメモリデータレジ
スタ２８にセットされる　（ステップ５１９）。

１？３レジスタのメモリアクセスフィールドとマイクロ
制御フィールドをはそれぞれ”条件書込み”と“条件分
岐”とになっており、メモリへの書込みと次のマイクロ
命令が条件フラグ部９により決定される（ステップ５２
０）、条件フラグ部９の値が°ｌ”であれば、ストリン
グ長が未だ°０”にはなっていないことを示しており、
引続いてデータの書込みを実行する必要がある。メモリ
データレジスタ２８への書込みでは次のマイクロ命令実
行時にメモリに書込まれ、またマイクロプログラムカウ
ンタ４には次アドレスランチ１０の値がセントされて再
度“５ＳＴＲ３“が実行され（ステップ５１５）、ルー
プに入る。

一方、条件フラグ部９の値が“０“であれば、ストリン
グ長が“０”になっていることを示しているので、デー
タの書込みは終了する。従って、メモリへの書込みはキ
ャンセルされ、次に呼出されるマイクロ命令はマイクロ
プログラムカウンタ４が“ｌ”だけインクリメントされ
、第５マイクロ命令（以下、“５ＳＴＲ５”と称す）に
なる（ステップ５２１）。

“５ＳＴＲ５″では、命令実行部３においてメモリアド
レスレジスタ２６の値がＲ２レジスタに戻されて、５Ｓ
ＴＩＩ命令が終了される。“５ＳＴＲ５”のマイクロ制
御フィールドは、１終了”になっているため、マイクロ
プログラムカウンタ４には命令デコード部ｌから送られ
て来る次命令のマイクロプログラムエントリアドレスが
セットされ、次命令が実行される　（ステップＳ２２　
Ｓ２３．５２４）。

一方、“５ＳＴＲ３”のＢＩＴチエツクにおいて［Ｔが
発生していた場合は、マイクロプログラムカウンタ４に
次アドレスランチ１０の値“Ｐｒｒ＋ＥＩＴ”が入りセ
ットされ（ステップ５２５）、ＥＴＴ前処理エントリが
実行される（ステップ５２６）。［■Ｔ前処理エントリ
では、再度５ＳＴＲ命令が実行された際にそれまで実行
してきた処理の続きから再実行可能なように、Ｒ１レジ
スタ及びＲ２レジスタの値が更新される。

ＥＩＴ前処理エントリのＲ４％マイクロ命令がマイクロ
ＲＯＭ５から呼出されると、マイクロプログラムカウン
タ４にはＥＩＴエントリＰＬＡ１２が発生したＦＩＴに
対応するマイクロプログラムエントリアドレスがセント
される　（ステップ５２７）。これにより、引続いてε
Ｉ？処理が実行される（ステップ５２８）。

ＢＩＴ処理が実行された後に再度５ＳＴＲ命令を実行し
た場合には、ＥＩＴ発生直前の状態から引続いて処理を
実行することが可能である。

〔発明が解決しようとする課題〕

従来のデータ処理装置は以上のような構成を採っている
ので、ある命令を実行している途中でＢＩＴを受付け、
このＢＩＴ処理後に命令の再実行が可能なような命令を
実行する場合には、ＢＩＴが発生しているか否かをチエ
ツクするマイクロ命令と、ループを形成するためにマイ
クロ命令を分岐させるためのマイクロ命令との二つのマ
イクロ命令が最低限必要である。このため、それぞれの
命令のソフトウェアが増大し、マイクロ命令の記憶装置
、即ちマイクロＲＯＭの容量の有効利用が図り難いとい
う問題がある。

本発明はこのような事情に鑑みてなされたものであり、
ＢＩＴが発生しているか否かのチエツクとマイクロ命令
の分岐とを一つのマイクロ命令により実行可能なデータ
処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は、マイクロプログラムカウン
タ　（第１のレジスタ）の他に、マイクロ命令のアドレ
スフィールドの値の入力とマイクロプログラムカウンタ
への出力とが可能なりＩＴ前処理アドレスラッチ（第２
のレジスタ）を錨え、マイクロ命令によりＢＩＴ前処理
アドレスラッチにマイクロ命令中のアドレスフィールド
の値をセント可能に構成し、マイクロ命令の指示により
ＢＩＴの発生の有無をチエツクし、ＦＩＴが発生してい
る場合にはＢＩＴ前処理アドレスラッチの値をマイクロ
プログラムカウンタにセットするように制御している。

〔作用〕

本発明のデータ処理装置では、予めＥＩＴ前処理アドレ
スラッチにＢＩＴ前処理エントリアドレスが入力される
ので、分岐処理を実行するマイクロ命令によりＥＩＴの
有無もチエツクするように指示すれば、ＢＩＴが発生し
ている場合にはＢＩＴ前処理アドレスランチの値がマイ
クロプログラムカウンタにセントされてＥＩＴ前処理エ
ントリが実行され、ＢＩＴが発生していなければ条件の
成立・不成立に応じて分岐処理が実行されるので、マイクロ命令の分岐処理とＢＩＴの発生のチエツクとが一つのマ〔発明の実施例〕以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明のデータ処理装置のマイクロプログラム
制御を実行する部分の一構成例のブロック図を示す。

なお、前述の従来例と同一または相当する部分には同一
の参照符号を付与しである。

図中、１は命令デコード部である。この命令デコード部
１は、命令をデコードしてマイクロプログラムエントリ
アドレス、汎用レジスフ番号、オペランド、データサイ
ズ等の情報を出力する。これらの内、マイクロプログラ
ムエントリアドレスはその命令を実行するためのマイク
ロプログラムの先頭アドレスを示しており、第１のレジ
スタとしてのマイクロプログラムカウンタ４にセットさ
れる。

マイクロプログラムカウンタ４にセントされた値はマイ
クロＲＯＭ５に格納されているマイクロ命令のアドレス
を示している。そして、このマイクロプログラムカウン
タ４が示すアドレスのマイクロ命令がマイクロＲＯＭ５
から続出されてマイクロＲＯＭ出カラフチ６へ送られて
ランチされる。

この際、マイクロプログラムカウンタ４の値はカウンタ
４０によりｌだけインクリメントされる。

マイクロＲＯＭ出力ランチロにラッチされているマイク
ロ命令の内、アドレスフィールドの値のみが次アドレス
ラッチ１０にセントされ、他の部分はマイクロデコーダ
７によりデコードされる。

マイクロデコーダ７は、命令デコード部ｌから出力され
る汎用レジスタ番号、オペランド、データサイズ等の情
報と併せてマイクロ命令をデコードし、命令実行部３と
マイクロプログラム制ｊｎ部８とを制御するための信号
を生成する。

このマイクロデコーダ７が生成する（８号に従って、命
令実行部３では命令が実行され、マイクロプログラム制
御部８ではマイクロプログラム部２内部の動作を制御す
る。

また、［ＢＩＴが命令デコード部１あるいは命令実行部
３において発生した場合には、発生したＢＩＴに対応し
てＢＩＴフラグ部１部内３内ＩＴフラグの値が１１”に
セントされる。

次アドレスラッチ１０は自身にセントされたｆ直、即ち
マイクロＲＯＭ出力うノチ６にラッチされているマイク
ロ命令の内のアドレスフィールドの値は必要に応じてマ
イクロプログラムカウンタ４にセットさせる。

ＢＩＴエントリＰＬＡ（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏ
ｇｉｃ　Ａｒｒａｙ）１２では、ＢＩＴフラグの値に従
って、発生したＢＩＴに対応する処理を行うためのマイ
クロプログラムエントリアドレスを生成する。

条件フラグ部９は、命令実行部３内の演算装置に備えら
れたフラグの値を人力とし、マイクロプログラム制御部
８の動作あるいはメモリアクセスの動作をマイクロ命令
の指示通りに実行するか否かを指示するフラグの値をセ
ントする。このフラグは、命令実行部３内の演算装置に
よる演算結果に応じて処理方法を変更する必要がある場
合に使用される。

ＢＩＴ前処前処理アドレスナフチ１１２のレジスタとし
て動作し、マイクロＲＯＭ出力うソチ６にラッチされて
いるマイクロ命令中のアドレスフィールドの値を取込み
、マイクロプログラムカウンタ４に出力する。

第２図は上述のデータ処理装置に使用されるマイクロ命
令のフィールドの内容（ａ）とそのオペレーション（ｂ
ｌとを示す模式図である。

マイクロ命令には、アドレスフィールド、マイクロ制御
フィールド、条件フラグフィールド、　ＥＩＴチエツク
フィールド及びメモリアクセスフィールドが含まれてい
るが、その他にも命令実行部３を制御ｎするためのフィ
ールド等が含まれている。

アドレスフィールドは、マイクロ命令のアドレスをセッ
トするためのフィールドである。マイクロ命令の分岐を
実行する場合には分岐先のアドレスが記述される。

条件フィールドは、命令実行部３中の演算装置に付属し
ている各フラグの内のいずれを条件フラグとしてセット
するかを指定する。

マイクロ制御フィールドは、マイクロプログラム制御ｎ
部８の動作を指定するフィールドである。

マイクロ命令を分岐させる場合は、マイクロ制御フィー
ルドを１分岐”にし、アドレスフィールドに分岐先のマ
イクロ命令のアドレスを記述しておく、これにより、マ
イクロプログラム制御部８は次アドレスラッチ１０の値
を出力させてマイクロプログラムカウンタ４にセントさ
せる。このため、分岐を指示したマイクロ命令の次には
、アドレスフィールドに記述されているアドレスが示す
マイクロ命令が呼出される。マイクロプログラムエント
リの最後のマイクロ命令には、そのマイクロ制御フィー
ルドに“終了”が指定される。これにより、マイクロプ
ログラムカウンタ４には命令デコード部１から次の命令
のマイクロプログラムエントリアドレスがセットされ、
引続いて次の命令を実行することが可能になる。このマ
イクロ制御フィールドに“前処理セット”が指定されて
いる場合は、そのマイクロ命令のアドレスフィールドの
値がＥＩＴ前処理アドレスラッチ１１に取込まれる。

また、これらの指示が条件フラグを参照して実行される
ようにも出来る１条件フラグが“ｌ”である場合には上
述の指示通りの動作を行い、“０”である場合には“指
定無し”の場合と同様の動作となる。

εＩＴチエツクフィールドは、ＥＩＴ発生のチエツクを
行うか否かの指定を行う、このフィールドを“有効”に
するとＥＩＴの゛有無がチエツクされ、この結果ＥＩＴ
が発生していれば次アドレスラッチ１０の値が出力され
てマイクロプログラムカウンタ４にセットされる。

メモリアクセスフィールドは、メモリのアクセスを指示
する。“続出し”が指示された場合にはメモリからのデ
ータの続出しが実行され、“書込み”が指示された場合
にはメモリへのデータの書込みが実行される。また、こ
れらの指示を条件フラグを参照して実行することも出来
る０条件フラグが“０”である場合は上述の指示通りに
動作し、条件フラグが“１”である場合は上述の動作が
キャンセルされる。

ところで、第１図に示されている命令実行部３内の５Ｓ
ＴＲ命令を実行するために必要な部分の構成は前述の第
６図に示した従来のデータ処理装置と同様である。

即ち、第６図において、２１．２２．２３はそれぞれＳ
１バス、　Ｓ２バス、Ｄバスである。これらの各バス２
１２２、２３はいずれも３２ビット幅である。

２４は複数の３２ビツトレジスタＲＯ〜Ｒｎにて構成さ
れるレジスタファイルである。このレジスタファイル２
４は、Ｄバス２３からデータを取込み、Ｓ１バス２１と
Ｓ２バス２２のいずれかまたは双方へデータを出力する
ことが出来る。

２５は定数ＲＯ−であり、保持している定数データをＳ
１バス２１またはＳ２バス２２へ出力する。

即ち、メモリからデータを読出す際には、そのデータの
アドレスがメモリアドレスレジスタ２６にセットされる
ことによりデータが読出され、続出されたデータはＤバ
ス２３を通じてメモリデータレジスタ２８に格納される
。またデータをメモリへ書込む際には、書込み先のアド
レスがメモリアドレスレジスタ２６に、データがメモリ
データレジスタ２８にそれぞれセントされることにより
、Ｓ１バス２１またはＳ２バス２２を通じてデータがメ
モリに書込まれる。

メモリアドレスレジスタ２６にはカウンタ２７が付属し
ており、Ｓｌバス２１から人力されたアドレスをサイズ
情報に応じて１．２．４のいずれかの値だけインクリメ
ントまたはデクリメントすることが出来る。

メモリデータレジスタ２８は、Ｄバス２３からデータを
取込んで書込み、Ｓｌバス２１またはＳ２バス２２ヘデ
ータを出力する。

３１は算術演算あるいは論理演算を実行するＡｌ１部で
ある。この＾ＬＩＪ部３１は、Ａレジスタ２９とＢレジ
スタ３０とから出力されるデータ間の演算を実行し、そ
の結果を０レジスタ３２へ出力する。

Ａレジスタ２９及びＢレジスタ３０は共に３３ピント幅
のレジスタであり、それぞれＳｌバス２１及びＳ２バス
２２からデータを入力し、ＡＬＵ部３１ヘデータを出力
する。データ入力に際しては、そのデータのサイズから
３３ピントへ符号拡張または“０”拡張した上で入力し
、ＡＬＵ部３１ヘデータ出力する際にはＡレジスタ２９
及びＢレジスタ３０の内容をそのまま出力する他、反転
した値を出力したりあるいは“０”を出力することも可
能である。

０レジスタ３２はＡＬＵ部３１での演算結果を取込み、
Ｄバス２３へ出力する。

３３はＤＣレジスタである。このＤＣレジスタ３３は、
３２ピント幅のレジスタであり、−度に“ｌ″だけデク
リメントするカウンタ３４と、自身の値が°０”になっ
た場合に“ｌ”がセントされるゼロフラグ部３５とを備
えている。

次に本発明のデータ処理装置により実行される一つの命
令、即ち５ＳＴＲ命令の命令コードとオペランドとを第
７図の模式図に示す、なお、この５ＳＴＲＳＴＲ命令前
述の従来のデータ処理装置においても備えられている命
令であり、その命令コードとオペランドとも前述同様で
ある。

５ＳＴＲ命令のオペランドは、レジスタファイル２４中
のＲ１レジスタ、　Ｒ２レジスタ、　Ｒ３レジスタにセ
ントされる。

また、５ＳＴＲ命令の命令コードのＳＳフィールドによ
り６込みデータのサイズが指定される。即ち、“５ｓ＝
ｏｏ”であればバイト（１バイト）、“５Ｓ＝Ｏ１“で
あればハーフワード（２バイト）、“ＳＳ・１０”であ
ればワード（４バイト）がそれぞれ指定される。

第８図は上述の５ＳＴＲ命令の実行シーケンスの概略を
示すフローチャート、第３図ｔａ）、　（ｂ）及びｔｅ
ｌは本発明のデータ処理装置のマイクロプログラム部２
及び命令実行部３による５ＳＴＲ命令の実行シーケンス
を示すフローチャートである。

なお、本発明のデータ処理装置に使用される命令中の任
意長ピントフィールド操作命令あるいはストリング操作
命令等においては、命令の実行途中でＢＩＴを受付け、
その時点で−ＨＥＩＴの処理を実行し、これが終了した
後に中断されていた命令を再実行することが可能である
。

このような手法を採用している理由は、これらの命令が
任意長のビットフィールドあるいは任意長のストリング
を取扱うために命令の実行に要する時間がビットフィー
ルドあるいはストリングの長さに比例して長くなるため
、命令実行の途中であってもＢＩＴを受付けて処理しな
ければＥＩＴ処理が非常に遅れる可能性があるためであ
る。

以下、５ＳＴＲ命令を一例として、命令の中断とその後
の再実行とがいかにして処理されるかを、第７図及び第
８図を参照して説明する。

５ＳＴＲ命令は、先頭アドレスとストリング長とにより
指定されるメモリ領域に同一データを繰返し書込む命令
である。この５ＳＴＲ命令では、Ｒ１レジス夕に先頭ア
ドレスを、Ｒ２レジスタにストリング長を、Ｒ３レジス
タに書込みデータをそれぞれセントし、命令コードによ
りθ込みデータのサイズを指定する。　５ＳＴＲ命令の
オペレージリンは以下のようなステップに分かれる。

■　ストリング長の更新。

Ｒ２レジスタの値を“１″だけデクリメントする。

■　書込みデータのメモリへの書込み。

Ｒ３レジスタの値をＲ１レジスタの値が示すアドレスに
従ってメモリに書込む。

■　アドレスの更新。

Ｒ１レジスタの値を書込みサイズ分だけインクリメント
する。即ち、書込みサイズがバイトである場合は“ド、
ハーフワードである場合は“２”、ワードである場合は
”４″だけそれぞれインクリメントする。

■　ＢＩＴが発生しているか否かをチエツクする。

ＥＩＴが発生している場合はＢＩＴ処理に移る。

■　Ｒ２レジスタの値が“０”になっているか否かをチ
エツクする。

”０”でなければ再度■へ処理を戻してメモリの次の領
域への書込みを行い、“θ″になっている場合には処理
命令の実行を終了する。

このように、５ＳＴＲ命令においてはＲ３レジスタの値
をＲ１レジスタで指定されているメモリアドレスからＲ
２レジスタの値が”０′になるまで繰返して凹込む、そ
して、１回の書込みの都度、ＢＩＴの発生の有無がチエ
ツクされる。　　ＥＩＴ処理が終了した後は、再度■か
ら処理を開始するため、命令の進捗状況をＲ１，Ｒ２，
Ｒ３レジスタの値を更新することにより示しており、命
令が再開された場合には残りの処理から再実行すること
が可能である。

つまり、■の処理に際してはＲ１レジスタの値は次の書
込み先を、Ｒ２レジスタの値は残りのストリング数をそ
れぞれ表しており、■から処理を開始すればＥＩＴ発生
前の処理に引続く処理を再実行することが可能である。

ところで、実際には上述のように１回の書込みを実行す
る都度、総てのレジスタを更新しているので命令実行の
速度が遅くなる。このため、命令の実行速度を向上させ
るには、ループを形成している部分の処理時間を可能な
限り短くする必要がある。このような理由から、ループ
内では可能な限りマイクロ命令の数が少なくなるように
プログラミングし、ループを抜出した後に演算装置内の
値を利用してループ内で更新することが出来なかったレ
ジスタの値を更新するように構成する。この結果、命令
の実行途中でＥＩＴを受付けた場合においても命令の再
実行を保証するためには、ＥＩＴ処理に移る前にレジス
タの値を更新しておく処理を行わねばならない、この処
理を実行するマイクロプログラムエントリアドレスをｐ
＋［ｉＪ処理エントリと称する。

５ＳＴＩ？命令の実行シーケンスの概略を示す第８図の
フローチャートに従って以下に説明する。

まず最初に、アドレス値及びストリング値等の値をルー
プ内で使用する演算装置にセットする初期設定と、メモ
リへのデータの１回目の書込み処理とを実行する（ステ
ップＳ　１）。

次に、ＦＩＴ発生の有無をチエツクする（ステップＳ２
）、　　ｌ！ＩＴが発生していれば１ｉｌＴ前処理エン
トリを実行した後にＥＩＴ処理を実行するが（ステ。

プＳ３．　Ｓ４）、ＥＩＴが発生していなければストリ
ング長の値をチエツクする（ステップＳ５）。これが“
０″になっていなければ、メモリの引続く領域に書込み
を行ってループを形成しくステップＳ６．Ｓ２）、“０
′になっていればループから抜出してレジスタの更新を
行い（ステップＳ７）、この後に命令の実行を終了する
。

次に、本発明のデータ処理装置において５ＳＴＲ命令を
第６図に示した構成の回路により実行する場合のシーケ
ンスについて、第３図＋ａ１．　ｔｂｌ及びｆｃｌを参
照して説明する。

まず最初に、５ＳＴＲ命令の第１マイクロ命令（以下、
“５ＳＴＲＩ”と称す）がマイクロＲＯＭ５から呼出さ
れる（ステップ５３１）、“５ＳＴＲＩ″は、マイクロ
プログラム制御部８に対して何等の指示もしていない。

従って、命令実行部３において先頭アドレスとストリン
グ長とのセットが行われる。即ち、Ｒ１レジスタの埴を
Ｓ１バス２１を介してメモリアドレスレジスタ２Ｇに保
持される　（ステップ５３２）。

次に呼出されるマイクロ命令は、マイクロプログラムカ
ウンタ４が“１”、だけインクリメントされて第２マイ
クロ命令（以下、“５ＳＴＲ２″と称す）になる（ステ
ップ５３３）、この“５ＳＴＲ２″により、マイクロ制
御フィールドに“前処理セット１が、またアドレスフィ
ールドにＨＩＴ前処理エントリアドレス（以下、“Ｐｒ
ｅＥＩＴ”と称す〉がそれぞれ指定され、更にＢＩＴ前
処理マイクロプログラムエントリアドレス（“ＰｒｅＥ
ＩＴｌ”）がＢＩＴ前処理アドレスラッチ１１にセント
される。

命令実行部３においては、書込みデータ及びストリング
長がセントされる。即ら、Ｒ３レジスタの値がＡＬＵ部
３１を介してメモリデータレジスタ２８にセントされる
　（ステップ５３４）、メモリアクセスフィールドに“
書込み゛と指定されているので、次のマイクロ命令実行
時にメモリへの書込みが実行される。また、Ｒ２レジス
タの値が８２バス２２を介してＤＣレジスタ３３にセン
トされ、“１１だけデクリメントされる　（ステップ５
３４）。

次のマイクロ命令は、マイクロプログラムカウンタ４が
“１°だけインクリメントされて第３マイクロ命令（以
下、“５ＳＴＲ３”と称す）になる（ステップ５３５）
　、この“５ＳＴＲ３“はアドレスフィールドに“５Ｓ
ＴＲ３”のアドレス、条件フラグフィールドにＤＣレジ
スタ３３のゼロフラグ部３５の反転値をそれぞれ指定し
ているので、”５ＳＴＲ３″のアドレスが次アドレスラ
ッチ１０に取込まれ、条件フラグ部９にＤＣレジスタ３
３のゼロフラグ部３５の反転値がセットされる。また、
ＢＩＴチエツクフィールドを“有効”にしているので、
ＢＩＴの発生の有無がチエツクされる　（ステップ５３
７）。

一方、命令実行部３においては、書込みデータのメモリ
データレジスタ２８へのセントと、アドレス及びストリ
ング長の更新とが行われる。即ち、Ｒ３レジスタの値が
メモリデータレジスタ２８にセットされ、またメモリア
ドレスレジスタ２６の値がサイズ情報に応じた信置だけ
インクリメントされ、ＤＣレジスタ３３の値が１″だけ
デクリメントされる（ステップ５３６）。

次に呼出されるマイクロ命令は、＠５ＳＴＲ３’で［！
Ｉ丁発生の有無をチエツクした際にＥＩＴが発生してい
るか否かで異なる　（ステップ５３７）。

ＢＩＴが発生していなければ、’５ＳＴＲ３”のメモリ
アクセスフィールドとマイクロ制御フィールドとがそれ
ぞれ“条件書込み”と“条件分岐°とになっているので
、メモリへの書込みの要否と次マイクロ命令とが条件フ
ラグ部９の値により決定される　（ステップ５３８）。

条件フラグ部９の値が“１”である場合は、ストリング
長が未だ“Ｏ”にはなっていないことを示しているので
、引続いてメモリへのデータの書込みを実行する必要が
ある。メモリデータレジスタ２８にセットされたデータ
は次のマイクロ命令実行時にメモリに書込まれ、またマ
イクロプログラムカウンタ４には次アドレスランチ１０
の値がセントされて再度”　５ＳＴＲ３”が実行され（
チップ５３５）、ループに入る。

一方、条件フラグ部９の値が“Ｏ”である場合は、スト
リング長が°０”になっていることを示しているので、
データの書込みは終了されなければならない、従って、
メモリへの書込みはキャンセルされ、次に読出されるマ
イクロ命令はマイクロプログラムカウンタ４が“１”だ
けインクリメントされた第４マイクロ命令（以下、“５
ＳＴｌ？４”と称す）になる　（ステップ５３９）。

”５ＳＴＲ４”では、命令実行部３において先頭アドレ
スの更新を行う、また、メモリアドレスレジスタ２６の
値がＡＬＵ部３１を通じてＲ１レジスタに格納される　
（ステップ５４０）。

最後のマイクロ命令においては、マイクロプログラムカ
ウンタ４が°ｌ′だけインクリメントされて第５マイク
ロ命令（以下、“５ＳＴＲ５”と称す）になる　（ステ
ップ５４１）。

”５ＳＴＲ５”では、命令実行部３においてストリング
長が“０”にされ、定数ＲＯＭ２５から“０２が選択さ
れてＲ２レジスタにセントされる　（ステップ５４２）
。

以上で５ＳＴＲ命令は終了する。即ち、”　５ＳＴＲ５
”のマイクロ制御フィールドが“終了”であるので、次
のマイクロ命令のアドレスは命令デコード部ｌから送ら
れて来るアドレスになる　（ステップ５４３）。

そして、次の命令が実行される（ステップ５４４）。

一方、“５ＳＴＲ３″のＢＩＴチエツクにおいてＢＩＴ
が発生していた場合は、マイクロプログラムカウンタ４
にＢＩＴ前処理アドレスラッチ１１の値”ＰｒｅＥＩＴ
″がセントされ（ステップ５４５）、ＢＩＴ前処理エン
トリが実行される（ステップ５４６）、　　ＢＩＴ前処
理エントリでは、再度５ＳＴＲ命令が実行された際にそ
れまで実行していた処理の続きから再実行可能なように
、Ｒ１レジスタ及びＲ２レジスタの値が更新される。

ＥＩＴ前処理エントリの最終マイクロ命令がマイクロＲ
ＯＭ５から呼出されると、マイクロプログラムカウンタ
４にはＥＩＴエントリＰＬＡ１２が発生したＢＩＴに対
応するマイクロプログラムエントリアドレスがセントさ
れる　（ステップ５４７）、これにより、引続いてＢＩ
Ｔ処理が実行される（ステップ３４８）。

ＢＩＴ処理が実行された後に再度５ＳＴＲ命令が実行さ
れた場合には、ＢＩＴ発生直前の状態から引続いて処理
を実行することが可能である。

以上のように、ＥＡＴ前処理アドレスラッチ１１を設け
ることにより、５ＳＴＦ？命令のループを一つのマイク
ロ命令により実行することが可能になるので、５ＳＴＲ
命令の実行が高速化される。

〔発明の効果〕

以上に詳述した如く、本発明のデータ処理装置によれば
、第１のレジスタとしての通常のマイクロプログラムカ
ウンタの他に、マイクロ命令のアドレスフィールドの値
の入力とマイクロプログラムカウンタへの出力とが可能
な第２のレジスタ、即ちＢＩＴ前処理アドレスランチを
備え、マイクロ命令により［！ＩＴ前処理アドレスラッ
チにマイクロ命令中のアドレスフィールドの値をセット
可能に構成し、マイクロ命令の指示によりＥＩＴ発生の
有無を検出し、ＢＩＴが発生している場合にはそのマイ
クロ命令を無効化すると共に、ＢＩＴ前処理アドレスラ
ンチの値をマイクロプログラムカウンタにセントするよ
うに制御することによって、マイクロ命令の分岐とＢＩ
Ｔのチエツクとを一つのマイクロ命令により実行するこ
とを可能としているので、ＥＩＴ処理のための命令実行
の中断及び命令の実行再開が可能な命令を高速で実行す
ることが可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のマイクロプログラム
を制御する部分の一構成例を示すブロック図、第２図は
本発明のデータ処理装置において使用されるマイクロ命
令のフィールドとそのオペレーションとを示す模式図、
第３図ｆａｔ、　（ｂ）及び（Ｃ１は本発明のデータ処
理装置による５ＳＴＲ命令の実行シーケンスを示すフロ
ーチャート、第４図は従来のデータ処理装置のマイクロ
プログラムを制御ｎする部分の一構成例を示すブロック
図、第５図は従来のデータ処理装置において使用される
マイクロ命令のフィールドとそのオペレーションとを示
す模式図、第６図は従来及び本発明のデータ処理装置の
内の５ＳＴＲ命令を実行するために必要な部分の一構成
例を示すブロック図、第７図は５ＳＴＲ命令の命令コー
ドとオペランドとを示す模式図、第８図は従来及び本発
明のデータ処理装置による５ＳＴＲ命令の概略の実行シ
ーケンスを示すフローチャート、第９図（ａｌ、　（ｂ
ｌ及びＩｃ）は従来のデータ処理装置による５ＳＴＲ命
令の実行シーケンスを示すフローチャートである。４・・・マイクロプログラムカウンタ　　５・・・マイ
クロｌｌ０Ｍ　　８・・・マイクロプログラム制御部ｌ
Ｏ・・・次アドレスラッチ　１１・・・ＢＩＴ前処理ア
ドレスランチなお、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）プログラムを処理するための複数の命令にて構成
されるマイクロプログラムを記憶した記憶装置と、実行
されるべきマイクロ命令の前記記憶装置におけるアドレ
スを格納する第１のレジスタと、該第１のレジスタの格
納内容に従って前記該記憶装置に格納されているマイク
ロプログラムを処理するマイクロプログラム制御機構と
を備えたデータ処理装置において、前記第１のレジスタにより指定されたアドレスのマイク
ロ命令によりジャンプまたはジャンプサブルーチンが実
行された場合にジャンプ先のマイクロ命令の前記記憶装
置におけるアドレスを前記第１のレジスタに格納させる
手段と、前記第１のレジスタにより指定されたアドレスのマイク
ロ命令によりジャンプまたはジャンプサブルーチン以外
の独立した処理の実行により前記記憶装置のアドレスを
格納する第２のレジスタとを備え、前記第１のレジスタは、前記第２のレジスタに格納され
ているアドレスを取込むことを可能に構成されているこ
とを特徴とするデータ処理装置。
（２）第１のレジスタは、命令実行中に例外処理または
割込み処理が優先される場合に第２のレジスタに格納さ
れているアドレスを取込むべく構成されていることを特
徴とする請求項１に記載のデータ処理装置。