JPH03190430A - アナログ‐デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアナログ−ディジタル変換器に関するもので
ある。

〔従来の技術〕

一方では短い変換時間、他方では高い分解能はアナログ
−ディジタル変換器の実現の際に統合に困難を伴う要求
である。たとえば計数法により動作する変換器のように
高い分解能を有する変換器はたいてい比較的長い変換時
間を有し、他方においてたとえば並列法により動作する
変換器のように非常に短い変換時間を有する変換器は達
成回部な分解能を、必要な回路費用が出力語長と共にほ
ぼ指数的に上昇することにより制限される。これらの変
換器とならんで、たとえば平衡法または拡張された並列
法による変換器のような種々の変換器も実際的な解決策
として提供されているが、それらは単に上記の両極限の
間の妥協をなすものである。

ドイツ連邦共和国特許第３３３７０４１号明細書から、
増幅器を前段に接続されており、また１つの優先論理回
路を介して出力端に通過接続可能である複数個のアナロ
グ−ディジタル変換器を有するアナログ信号のディジタ
ル化のための回路装置が知られている。その際にアナロ
グ−ディジタル変換器としては並列法による変換器が応
用される。それによって高い変換速度、大きいダイナミ
ックレンジおよび高い分解能が達成される。

別の代替例はオーバーサンプリングおよびノイズフィル
タリングを有するアナログ−ディジタル変換器である。

その際、高い分解詣による代わりに高いサンプリング周
波数、すなわち短い変換時間により動作され、また後続
のディジタルフィルタのなかで低い分解能の高い周波数
の信号から高い分解能の低い周波数の信号が得られる。

１つの主要な利点は、オーバーサンプリングおよびノイ
ズフィルタリングを有する変換器の実現の際に上記の変
換器形式と異なり高価な補償および補正措置が必要でな
いことにある。なぜならば、変換器自体が多くの場合に
単に１ビツトであるその低い分解能に基づいて、また後
段に接続されているノイズフィルタがそのディジタル技
術での実現に基づいて、製造許容差に対してわずかな感
度しか有しておらず、または感度を有していないがらで
ある。

オーバーサンプリングおよびノイズフィルタリングを有
するアナログ−ディジタル変換器はたとえばサンプリン
グレート減少装置を後段に接続されているシグマ−デル
タ変調器により与えられている。オーバーサンプリング
およびノイズフィルタリングを有するアナログ−ディジ
タル変換器はたとえばスチャート、ケイ、チュウクスブ
リー（Ｓｔｕａｒｔ　Ｋ、Ｔｅｗｋｓｂｕｒｙ）＋ロバ
ート、ダブりニー、ハロツク（Ｒｏｂｅｒｔ　Ｗ、Ｈａ
ｌｌｏｃｋ）の論文“Ｎ　１次のオーバーサンプルされ
る線形予測およびノイズ整形コーダー　、米国電気電子
学会論文集・回路およびシステム環、第ＣＡＳ　−２５
巻、第７号、１９７８年７月、第４３６頁以降から知ら
れている。

サンプリングレート減少装置の構成はなかんずくウオル
フガング、ヘス（Ｗｏｌｆｇａｎｇ　Ｈｅβ）、ディジ
タルフィルタ、第１版、１９８９年、第２７７頁以降に
記載されている。通常のシグマ−デルタ変調器はたとえ
ば直列のに個のアナログ積分器（−に次のシグマ−デル
タ変調器）および１つの後段に接続されているアナログ
−ディジタル変換器から成っており、そのディジタル出
力信号はディジタル−アナログ変換器により再びアナロ
グ信号に変換される。このアナログ出力信号は次いでそ
れぞれ各アナログ積分器の入力信号に加算される６デイ
ジタル出力信号はたとえばに個の直列に接続されている
ディジタル積分器から成るノイズフィルタに供給される
。ノイズフィルタにはサンプリングレート減少装置が続
いている。サンプリングレート減少装置のなかで、サン
プリング周波数を減少されるべき信号は先ず低域通過フ
ィルタにより帯域制限される。それに続いてサンプリン
グ周波数がｎ−１サンプル値の省略により１　／　ｎに
低減され、その際に低域通過フィルタの限界周波数は１
／ｎだけ低減されたサンプリング周波数の２倍よりも大
きく、またはそれに等しい。回路技術的費用は、たとえ
ば１つの１ビット−アナログディジタル変換器、すなわ
ち１つのコンパレータが使用され、またこうしてディジ
タル−アナログ変換器が１つの導線により置換されるこ
とによって減ぜられ得る。

しかしながら、分解能を高めるためのシグマデルタ変調
器と結び付いてのドイツ連邦共和国特許第３３３７０４
１号明細書から公知の原理の応用は容易に可能ではない
。問題はなかんずく優先論理回路の配置にある。シグマ
−デルタ変調器の出力端への直接の優先論理回路の接続
は可能でない。なぜならば、ここにはそのつどの出力信
号が微分形態でのみ存在し、従って出力信号がそのつど
のシグマ−デルタ変調器の範囲制限を超過しているか否
かに関する判定が直接行われ得ないからである。

それに対して優先論理回路がそれぞれサンプリングレー
ト減少装置の後に接続されていれば、サンプリングレー
ト減少装置の低域通過フィルタによる信号遅延に基づい
て優先論理回路による評価が同じく遅延されて行われる
。それにより範囲超過は後になって初めて認識され、こ
のことはたとえば信号遅延または望ましくないＳＮ比に
通じ得る。

〔発明が解決しようとする課題〕

本発明の課題は、増幅器を前段に接続されている複数個
のシグマ−デルタ変調器を有するアナログ−ディジタル
変換器であって、上記の欠点を存していないアナログ−
ディジタル変換器を提供することである。

〔課題を解決するための手段〕

上述の課題を解決するため、本発明においては、アナロ
グ入力信号により駆動され、特定のサンプリングレート
を有するディジタル信号を出力するｉ個のシグマ−デル
タ変調器と、 シグマ−デルタ変調器の前にそれぞれ接続されているｉ
個の増幅器と、 シグマ−デルタ変調器の後にそれぞれ接続されているｉ
個の第１のサンプリングレート減少装置と、 サンプリングレート減少装置の後にそれぞれ接続されて
おり、また相応のシグマ−デルタ変調器の入力回路内に
生ずる増幅率の逆数値にそれぞれ等しい減衰率を有する
ｉ個の減衰要素と、サンプリングレート減少装置の信号
の評価の後に信号の１つを出力端に通過接続する１つの
優先論理回路と、 優先論理回路の後に接続されている１つの第２のサンプ
リングレート減少装置と を存するものである０本発明の具体的な構成は請求項２
に示されている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。図面を通じて同一の要素には同一の参照
符号が付されている。

第１図および第２図による実施例は、アナログ入力信号
Ｅにより駆動され、所与のサンプリングレートｆＩを有
するディジタル出力信号を出力するそれぞれ４つのシグ
マ−デルタ変調器ＭＯ・・・Ｍ３を含んでいる。シグマ
−デルタ変調器ＭＯ・・・Ｍ３の後にそれぞれ、そのつ
どのシグマ−デルタ変調器ＭＯ・・・Ｍ３の出力信号を
低域通過フィルタし、また続いてサンプリングレートｆ
１をｆ＋／ｎ＋に低減するサンプリングレート減少装置
ＲＯ・・・Ｒ３が接続されている。サンプリングレート
減少装置ＲＯ・・・Ｒ３の出力端にはこうしてサンプリ
ングレートｒｔ　＝ｆ＋　／ｎ＋　を有するディジタル
信号が生ずる。サンプリングレート減少装置ＲＯ・・・
Ｒ３の低域通過フィルタリングはその際に同時にサンプ
リングレート減少装置に対する帯域制限として、またシ
グマ−デルタ変調器に対するノイズフィルタとして作用
する。シグマ−デルタ変調器Ｍ１、Ｍ２、Ｍ３の前にそ
れぞれ増幅器Ａ１、Ａ２、Ａ３が接続されている。サン
プリングレート減少装置Ｒ１、Ｒ２、Ｒ３にディジタル
減衰要素Ｄ１、Ｄ２、Ｄ３が続いており、それらの減衰
率は相応のシグマ−デルタ変調器Ｍ１、Ｍ２、Ｍ３の前
段の増幅器Ａ１、Ａ２、Ａ３の全増幅率に等しい。

減衰要素Ｄ１、Ｄ２、Ｄ３の出力端およびサンプリング
レート減少装置ＲＯの出力端は優先論理回路ＰＬに接続
されており、その出力端に別のサンプリングレー）Ｍ受
装ｆＲＡが接続されている。

サンプリングレート減少装置ＲＡは優先論理回路ＰＬの
出力信号のサンプリングレートｆ、をｆ２／　ｎ　ｚに
低め、従ってアナログ−ディジタル変換器の出力信号Ａ
は１つのサンプリングレートｆ。

−ｆ　！　／　ｎ　ｚを有する。

第１図による実施例では増幅器Ａ１、Ａ２、Ａ３および
シグマ−デルタ変調器ＭＯは入力側で並列に接続されて
おり、第２図による実施例では増幅器Ａ１、Ａ２、Ａ３
は直列に接続されている。

すなわち増幅器Ａ１は入力側でシグマ−デルタ変調器Ｍ
Ｏに並列に、増幅器Ａ２は増幅器Ａ１の出力端に、また
増幅器Ａ３は増幅器Ａ２の出力端に接続されている。増
幅率はいずれも、シグマ−デルタ変調器ＭＯ・・・Ｍ３
の入力端における信号が２の１つの冨に等しい１つの係
数だけ入力信号已に（らべて増幅されるように選定され
ている。このことは、相応のディジタル減衰要素Ｄ１、
Ｄ２、Ｄ３がごくわずかな回路費用しか必要としないシ
フトオペレーションのみを行えばよいので有利である。

その結果、増幅器Ａ１、Ａ２、Ａ３は第１図による実施
例によれば増幅率２．４．８を、また第２図による実施
例によればそれぞれ２の増幅率を有する。さらに、その
結果、シグマ−デルタ変調器ＭＯの前に接続されている
増幅器に対して、またはサンプリングレート減少装置ｆ
ＲＯの後に接続されている減衰要素に対して１に等しい
増幅率または減衰率が生じ、それによってこれらは導線
片により置換され得る。

優先論理回路ＰＬは連続的に各シグマーデルタ変調器技
路の信号振幅の評価の後に、その所与の最適な動作範囲
内に位置する枝路を選び出し、またこれを出力端に通過
接続する。最適な動作範囲はオーバードライブ範囲と低
い分解能および強いノイズ重畳を有する範囲との間に位
置する。短いパルスによるオーバードライブをできるか
ぎり避けるため、切換しきいは好ましくは成る係数だけ
範囲限界の下におかれる。

第３図による実施例ではアナログ入力信号Ｅは一方では
増幅器Ａ４の入力端に、また他方では増幅器Ａ５の入力
端に与えられている。増幅器Ａ４は１の増幅率を有し、
またバッファ増幅器としての役割をする。増幅器Ａ５は
４の増幅率を有し、その後に接続されているシグマ−デ
ルタ変調器Ｍ５の動作範囲をシフトする役割をする。増
幅器Ａ４に同じくシグマ−デルタ変調器、すなわちシグ
マ−デルタ変調器Ｍ５が続いている。両シグマーデルタ
変調器Ｍ４およびＭ５は２次である。それぞれ対応付け
られている増幅器Ａ４またはＡ５がら出力される信号は
、従って、両シグマーデルタ変調器Ｍ４、Ｍ５のなかで
それぞれ２回積分され、その際に各積分の前にそのつど
のシグマ−デルタ変調器の出力信号は加算され、続いて
１つの所与のしきい値と比較される。この比較の結果、
より大きい／より小さい比較、はそのつどのシグマデル
タ変調器の１ビツトで２進コード化された出力信号であ
る。

シグマ−デルタ変調器Ｍ４、Ｍ５にはそれぞれ第１のサ
ンプリングレート減少装置Ｒ４またはＲ５が接続されて
いる。増幅器Ａ４またはＡ５のディジタル出力信号はサ
ンプリングレート減少装置Ｒ４またはＲ５によりたとえ
ば先ず３回積分される。その際に各個の積分は、積分す
べき信号の現在の振幅値にそれまでの和硫が加算され、
また現在の和硫としてすぐ次のサンプリング時点まで記
憶されるように行われる。積分または複数回の積分に基
づいてディジタル信号の語長は高められる。

いまの実施例では信号は１９ビツトを含んでいる。

続いてｎ＋　　　１サンプリング値のサイクリックな零
セットおよび第ｎ、サンプリング値の通過接続によりシ
グマ−デルタ変調器の出力端におけるサンプリングレー
トｆ１がｆ＋／ｎ＋　に低められる。

すべてのその後のオペレーシッンはいま１つのサンプリ
ングレートｆｚ−ｆ＋／ｎ＋により行われる。その後に
、１つの係数ａ、を乗算された現在の信号値に係数ａ、
を乗算された最後の信号値、係数ａアを乗算された最後
から２番目の信号値および係数ａ、を乗算された最後か
ら３番目の信号値が加算される。最後に信号はその最大
振幅を制限される。そのために信号は、信号の表現可能
な値範囲が守られているときには変更されずに伝達され
、または信号は、表現可能な値範囲を上回っているとき
には、符号の維持のもとに最大値にセットされて伝達さ
れる。こうして、信号の表現可能な値範囲がシグマ−デ
ルタ変調器および（または）積分器のドライブ限界を超
過する際に適切でない信号値が発生されることが防止さ
れる。

両サンプリングレート減少装置Ｒ４、Ｒ５の出力端は優
先論理回路ＰＬＩと接続されている。優先論理回路ＰＬ
Ｉはサンプリングレート減少装置Ｒ４の出力端における
信号の振幅値を１つのしきい値と比較する。しきい値比
較はなかんずく、たとえば３つの最上位ビットが１つの
三重オアゲートにより、これらがセットされているか否
か、またそれによってそれにより確認されたしきい値の
超過が存在するか否かを検査されることにより行われ得
る。振幅値が定常的な場合にしきい値よりも大きいなら
ば、サンプリングレート減少装置Ｒ４は出力端に通過接
続されている。これがより小さいならば、サンプリング
レート減少装置Ｒ５が通過接続されている。しきい値を
上回る際には優先論理回路ＰＬはスイッチングするが、
下回る際にはそれは１つの所与の遅延時間の後、たとえ
ば成る数のサンプリング時点の経過の後に初めてスイッ
チングする。このことは、それぞれオーバードライブさ
れた増幅器に成る回復時間が容認されるという利点を有
する。すなわち１つのオーバードライブされたアナログ
増幅器は、通常のようにオーバードライブの取消し後に
成る時間の後に初めて再びその線形動作に到達する。

本実施例は明示的に減衰要素を示していない。

その代わりに１つの減衰マツチングが、信号の語幅が１
８ビツトから２０ビツトに高められていることによって
行われた。その際に優先論理回路ＰＬのなかで一つの場
合にはサンプリングレート減少装置ＲＡ４の出力信号の
１８ビツトが２０ビット信号の１８の最上位ビットに、
また雨量下位ビットが零に等しくセットされ、また他の
場合にはサンプリングレート減少装置ＲＡＳの出力信号
の１７ビツトが１７の最下位ビットに、また２０ビット
信号の両上位ビットＣビット１８および１９）が符号の
維持のもとに零に等しくセットされる。

このことは、２０ビット信号の最上位ビットがサンプリ
ングレート減少装置ＲＡＳの出力信号の最上位ビットに
等しくセットされることを意味する。

優先論理回路ＰＬの後に再び１つのサンプリングレート
減少装？＆ＲＡが接続されている。示されている実施例
ではこれは、サンプリングレート減受装置Ｒ４およびＲ
５の回帰的な低域通過フィルタと異なり、１つの非回帰
的な低域通過フィルタを有する。しかし、１つの回帰的
な低域通過フィルタ、たとえばディジタルフィルタの使
用も同じく可能である。第１のサンプリングレート減少
装置Ｒ４およびＲ５における非回帰的な低域通過フィル
タの使用も同じく許される。サンプリングレート減少装
置ＲＡの非回帰的な低域通過フィルタのなかで、相異な
って時間遅延された入力信号はそれぞれ先ず係数ｂ０・
・・ｂ、を乗算され、次いで加算される。その際に好ま
しいフィルタ特性としてスプリット−低域通過フィルタ
の特性を得るべく努力される。続いて再びｎ、−１サン
プリング値のサイクリックな零セットおよび第０２サン
プリング値の通過接続によりサンプリングレートｆ２が
ｆア／　ｎ　ｚに低減される。出力＠Ａにおけるサンプ
リングレートｆ、はこうしてｒｙ”ｆｔ／ｎｔである。

本発明によるアナログ−ディジタル変換器の別の実施例
はたとえばシグマ−デルタ変調器の回路構造または次数
の変更により、または個々のサンプリングレート減少装
置におけるフィルタ構造の変更により生ずる０機能に関
係するハードウェア実現とならんで本発明によるアナロ
グ−ディジタル変換器ではシグマ−デルタ変調器の後に
ディジタル信号処理のために１つまたはそれ以上の信号
プロセッサを使用することも考えられる。

本発明によるアナログ−ディジタル変換器は特にディジ
タル出力信号の浮動小数点表現の可能性により同時にわ
ずかな回路費用において高い分解能および高い変換速度
を有する。回路費用の低減はなかんずく、シグマ−デル
タ変調器のすぐ後に続くサンプリングレート減少装置は
比較的高価でないものとして構成され得ること、他方に
おいて優先論理回路の後に接続されているサンプリング
レー）Ｎ受装置は全体としてわずかな回路費用ではるか
に高価に、従ってまた正確に構成され得ることの結果で
ある。なぜならば、これは他のサンプリングレートｘ少
装置と対照的に一重に実現すればよいからである。第１
のサンプリングレート減少装置の低域通過フィルタによ
る信号遅延時間はより短い。なぜならば、これらはサン
プリングレートｆ、にくらぺてより高いサンプリングレ
ートｆｚに基づいてより高い限界周波数を有し、それに
よって優先論理回路のより速い応答が達成されるからで
ある。

〔発明の効果〕

本発明によれば、遅延時間が極めて短く、回路技術費用
が節減されたアナログ−ディジタル変換器を得ることが
できる。

【図面の簡単な説明】

第１図は本発明によるアナログ−ディジタル変換器の第
１の原理的実施例を示す図、第２図は本発明によるアナ
ログ−ディジタル変換器の第２の原理的実施例を示す図
、第３図は２つのシグマデルタ変調器を有する本発明に
よるアナログ−ディジタル変換器の実施例を示す図であ
る。 Ｅ・・・入力信号 Ａ・・・出力信号 Ａ１〜Ａ５・・・増幅器 ＭＯ〜Ｍ５・・・シグマ−デルタ変調器ＲＯ−Ｒ５・・
・第１のサンプリングレート減少装置 Ｄｌ、Ｄ２、Ｄ３・・・減衰要素 ＰＬ・・・優先論理回路

Claims (1)

1. 【特許請求の範囲】 １）アナログ入力信号（Ｅ）により駆動され、特定のサ
   ンプリングレート（ｆ＿１）を有するディジタル信号を
   出力するｉ個のシグマ−デルタ変調器（Ｍ０・・・Ｍ５
   ）と、 シグマ−デルタ変調器（Ｍ０・・・Ｍ５）の前にそれぞ
   れ接続されているｉ個の増幅器（Ａ１・・・Ａ５）と、 シグマ−デルタ変調器（Ｍ０・・・Ｍ５）の後にそれぞ
   れ接続されているｉ個の第１のサンプリングレート減少
   装置（Ｒ０・・・Ｒ５）と、サンプリングレート減少装
   置（Ｒ１、Ｒ２、Ｒ３）の後にそれぞれ接続されており
   、また相応のシグマ−デルタ変調器の入力回路内に生ず
   る増幅率の逆数値にそれぞれ等しい減衰率を有するｉ個
   の減衰要素（Ｄ０、Ｄ２、Ｄ３）と、 サンプリングレート減少装置（Ｒ０・・・Ｒ５）の信号
   の評価の後に信号の１つを出力端（Ａ）に通過接続する
   １つの優先論理回路（ＰＬ）と、 優先論理回路（ＰＬ）の後に接続されてい る１つの第２のサンプリングレート減少装置（ＲＡ）と を有することを特徴とするアナログ−ディジタル変換器
   。 ２）それぞれ隣接するシグマ−デルタ変調器（Ｍ０・・
   ・Ｍ３）が増幅器（Ａ１、Ａ２、Ａ３）のそれぞれ１つ
   を介して互いに接続されており、またすべての増幅器（
   Ａ１、Ａ２、Ａ３）が等しい増幅率を有することを特徴
   とする請求項１記載のアナログ−ディジタル変換器。 ３）シグマ−デルタ変調器（Ｍ０・・・Ｍ５）の前に接
   続されている増幅器（Ａ１・・・Ａ５）が入力側で並列
   接続されており、また相異なる増幅率を有することを特
   徴とする請求項１記載のアナログ−ディジタル変換器。 ４）増幅器（Ａ１・・・Ａ５）の増幅率が２の■数であ
   ることを特徴とする請求項２または３記載のアナログ−
   ディジタル変換器。 ５）優先論理回路（ＰＬ）が第１のサンプリングレート
   減少装置（Ｒ０・・・Ｒ５）の信号をそれぞれ第１のサ
   ンプリングレート減少装置（Ｒ０・・・Ｒ５）に対応付
   けられているしきい値と比較し、その際に優先論理回路
   （ＰＬ）が第１のサンプリングレート減少装置を、信号
   がしきい値を超過しておらずまた対応付けられている増
   幅器が最大の増幅率を有する出力端（Ａ）に通過接続す
   ることを特徴とする請求項１ないし４の１つに記載のア
   ナログ−ディジタル変換器。 ６）しきい値がそれぞれ対応付けられている増幅器の、
   そのつどの増幅器の駆動限界内に位置する１つの駆動に
   相当することを特徴とする請求項５記載のアナログ−デ
   ィジタル変換器。 ７）優先論理回路（ＰＬ）が１つのしきい値の超過の際
   に１つのサンプリングレート減少装置から他のサンプリ
   ングレート減少装置への１つの切換を、一方では、一方
   の第１のサンプリングレート減少装置に他方の第１のサ
   ンプリングレート減少装置の増幅器よりも高い増幅率を
   有する１つの増幅器が対応付けられているときに時間遅
   れをもって行い、他方では、一方の第１のサンプリング
   レート減少装置に他方の第１のサンプリングレート減少
   装置の増幅器よりも低い増幅率を有する１つの増幅器が
   対応付けられているときに遅れなしに行うことを特徴と
   する請求項１ないし６ の１つに記載のアナログ−ディジタル変換 器。