JPH0319196A - ガリウム砒素半導体集積回路 - Google Patents
ガリウム砒素半導体集積回路Info
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- JPH0319196A JPH0319196A JP1154881A JP15488189A JPH0319196A JP H0319196 A JPH0319196 A JP H0319196A JP 1154881 A JP1154881 A JP 1154881A JP 15488189 A JP15488189 A JP 15488189A JP H0319196 A JPH0319196 A JP H0319196A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ガリウム砒素基板上に形成される半導体集
積回路に関し、特にガリウム砒素ＲＡＭの書込み方式の
改良に関するものである．〔従来の技術〕 第４図は例えば、ｒ １９８Ｂ ガリウム砒素 アイ
シー シンポジウム テクニカル ダイジェストＪ（
”１９８８ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕａｉ．
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．７３． Ｆ
ｉｇ．６”）に掲載されたガリウム砒素ＲＡＭ回路のう
ち、書込み系回路の一部を示した回路である． 図において、１はメモリセルであり、このセルは一般に
ビット線対に対応する第１，及び第２のノード２．３に
それぞれ接続されている。上記第１及び第２のノード２
．３はそれぞれ、一般にビット線負荷に対応する第ｌ及
び第２の負荷４．５を介して、第１の電源６と接続され
る．さらに、上記第１のノード２は、直列に２個配置さ
れた第１及び第２のトランスファゲートＦＥ７８，９を
介して、第３のノード１０と接続される．一方、上記第
２のノード３は直列に２個配置された第３及び第４のト
ランスファゲートＦＥＴＩＩ，１２を介して、第４のノ
ード１３と接続される．上記第３及び第４のノード１０
．１３はそれぞカノード３１．３２にはそれぞれデータ
入力信号ＤＩＮ，Ｄ丁Ｎが印加される．また上記第１．
及び第３のトランスファゲートＦＥＴ８．１１のゲート
ノード１４は、第３の駆動回路２３の出力ノードでもあ
り、この駆動回路２３の入カノード３３には、ＲＡＭが
書込み状態にある時にのみハイレベルとなる、ＷＥ信号
が印加される．一方、上記第２及び第４のトランスファ
ゲートＦＥＴ９．ｌ２のゲートノード１５は、第４の駆
動回路２４の出力ノードでもあり、この駆動回路２４の
入力ノード３４には、上記ビット線対２．３が選択され
る時にのみハイレベルとなるＢＬＳ信号が印加される．
上記第１ないし第４の駆動回路は第２の電源７とグラン
ドノードとの間に設けられたソースフォロワ回路で構威
されている． 次に、上記従来例の動作について説明する．まず、ＲＡ
Ｍの書込み状態での、上記書込み系回路の動作について
述べる．この時、上記ＷＥ信号はハイレベルにある．こ
のため、上記第ｌ．第３のトランスファゲー｝ＦＥ７８
．１１のゲートノード１４には、上記第３の駆動回路２
３により、これらトランスファゲートＦＥＴ８，１１が
ＯＮするのに十分なハイレベルが印加される．一方、デ
ータ入力信号ＤＩＮ，ＤＩＮは、上記第１．第２の駆動
回路２１．２２を経て、それぞれ第３及び第４のノード
１０，１３に伝えられる。
積回路に関し、特にガリウム砒素ＲＡＭの書込み方式の
改良に関するものである．〔従来の技術〕 第４図は例えば、ｒ １９８Ｂ ガリウム砒素 アイ
シー シンポジウム テクニカル ダイジェストＪ（
”１９８８ ＧａＡｓ ＩＣ Ｓｙｍｐｏｓｉｕａｉ．
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐ．７３． Ｆ
ｉｇ．６”）に掲載されたガリウム砒素ＲＡＭ回路のう
ち、書込み系回路の一部を示した回路である． 図において、１はメモリセルであり、このセルは一般に
ビット線対に対応する第１，及び第２のノード２．３に
それぞれ接続されている。上記第１及び第２のノード２
．３はそれぞれ、一般にビット線負荷に対応する第ｌ及
び第２の負荷４．５を介して、第１の電源６と接続され
る．さらに、上記第１のノード２は、直列に２個配置さ
れた第１及び第２のトランスファゲートＦＥ７８，９を
介して、第３のノード１０と接続される．一方、上記第
２のノード３は直列に２個配置された第３及び第４のト
ランスファゲートＦＥＴＩＩ，１２を介して、第４のノ
ード１３と接続される．上記第３及び第４のノード１０
．１３はそれぞカノード３１．３２にはそれぞれデータ
入力信号ＤＩＮ，Ｄ丁Ｎが印加される．また上記第１．
及び第３のトランスファゲートＦＥＴ８．１１のゲート
ノード１４は、第３の駆動回路２３の出力ノードでもあ
り、この駆動回路２３の入カノード３３には、ＲＡＭが
書込み状態にある時にのみハイレベルとなる、ＷＥ信号
が印加される．一方、上記第２及び第４のトランスファ
ゲートＦＥＴ９．ｌ２のゲートノード１５は、第４の駆
動回路２４の出力ノードでもあり、この駆動回路２４の
入力ノード３４には、上記ビット線対２．３が選択され
る時にのみハイレベルとなるＢＬＳ信号が印加される．
上記第１ないし第４の駆動回路は第２の電源７とグラン
ドノードとの間に設けられたソースフォロワ回路で構威
されている． 次に、上記従来例の動作について説明する．まず、ＲＡ
Ｍの書込み状態での、上記書込み系回路の動作について
述べる．この時、上記ＷＥ信号はハイレベルにある．こ
のため、上記第ｌ．第３のトランスファゲー｝ＦＥ７８
．１１のゲートノード１４には、上記第３の駆動回路２
３により、これらトランスファゲートＦＥＴ８，１１が
ＯＮするのに十分なハイレベルが印加される．一方、デ
ータ入力信号ＤＩＮ，ＤＩＮは、上記第１．第２の駆動
回路２１．２２を経て、それぞれ第３及び第４のノード
１０，１３に伝えられる。
この時、もし、上記ビット線対２．３が選択されるなら
ば、ＢＬＳ信号がハイレベルとなり、ＷＥ信号の時と同
様に、上記第２．第４のトランスファゲートＦＥＴ９，
１２がＯＮする。この結果、データ入力信号ＤＩＮ，Ｄ
ＩＮはそれぞれ、ビット線対２．３に伝達され、選択状
態にある上記メモリセル１へのデータの書込みを行う．
一方、もし上記ビット線対２．３が選択されていないな
らば、ＢＬＳ信号がロウレベルとなり、データ入力信号
ＤＩＮ，ｆ５ＴＮはビット線対２．３へ伝達されない． 次に、ＲＡＭの書込み状態以外での、上記書込み系回路
の動作について述べる．この時ＷＥ信号は、ロウレベル
にある．このため、上記第１，第３のトランスファゲー
トＦＥＴ８，１１のゲートノードｌ４には、上記第３の
駆動回路２３により、これらトランスファゲートＦＥＴ
８，１１がオフするのに十分なロウレベルが印加される
．この結果、上記ビット線対２，３のノード電位は、第
３，第４のノード１０，１３及びＢＬＳ信号の影響を受
けなくなり、全てのメモリセルへのデータの書込みが防
止される。
ば、ＢＬＳ信号がハイレベルとなり、ＷＥ信号の時と同
様に、上記第２．第４のトランスファゲートＦＥＴ９，
１２がＯＮする。この結果、データ入力信号ＤＩＮ，Ｄ
ＩＮはそれぞれ、ビット線対２．３に伝達され、選択状
態にある上記メモリセル１へのデータの書込みを行う．
一方、もし上記ビット線対２．３が選択されていないな
らば、ＢＬＳ信号がロウレベルとなり、データ入力信号
ＤＩＮ，ｆ５ＴＮはビット線対２．３へ伝達されない． 次に、ＲＡＭの書込み状態以外での、上記書込み系回路
の動作について述べる．この時ＷＥ信号は、ロウレベル
にある．このため、上記第１，第３のトランスファゲー
トＦＥＴ８，１１のゲートノードｌ４には、上記第３の
駆動回路２３により、これらトランスファゲートＦＥＴ
８，１１がオフするのに十分なロウレベルが印加される
．この結果、上記ビット線対２，３のノード電位は、第
３，第４のノード１０，１３及びＢＬＳ信号の影響を受
けなくなり、全てのメモリセルへのデータの書込みが防
止される。
ほとんどのガリウム砒素ＲＡＭの書込み系回路は、上記
従来例のような回路構成を採っている．なお、各駆動回
路の動作を、駆動回路２１を例にとって説明する．ノー
ド３１がハイレベルとするとノード２１ｄはノード３１
！圧Ｖ，，−Ｖい（ＶＬｈはトランジスタ２１ａの闇値
電圧）まで上昇する．ここで仮に、電源７が１．８ Ｖ
，ノード３１カ１．８ Ｖ近辺＋ Ｌｈが−０．４Ｖ
とすると、ノード２１ｄは１．８ｖ付近まで電位が上昇
する．従ってノード１４はダイオード２１ｃの電位降下
により１．２ｖ程度まで上昇するので、電流引抜きトラ
ンジスタ２ｌｂのサイズを調整することにより、ノード
１４を０．６〜０．８Ｖ程度の書込みに必要な電位にす
ることができる。
従来例のような回路構成を採っている．なお、各駆動回
路の動作を、駆動回路２１を例にとって説明する．ノー
ド３１がハイレベルとするとノード２１ｄはノード３１
！圧Ｖ，，−Ｖい（ＶＬｈはトランジスタ２１ａの闇値
電圧）まで上昇する．ここで仮に、電源７が１．８ Ｖ
，ノード３１カ１．８ Ｖ近辺＋ Ｌｈが−０．４Ｖ
とすると、ノード２１ｄは１．８ｖ付近まで電位が上昇
する．従ってノード１４はダイオード２１ｃの電位降下
により１．２ｖ程度まで上昇するので、電流引抜きトラ
ンジスタ２ｌｂのサイズを調整することにより、ノード
１４を０．６〜０．８Ｖ程度の書込みに必要な電位にす
ることができる。
次にノード３１がロウレベルとすると、ノード３１はほ
ぼ０■に近い電位となり、このときノード２１ｄは０．
４ｖ程度の電位となるが、電流引抜きトランジスタ２ｌ
ｂにより実際にはｏｖになる。
ぼ０■に近い電位となり、このときノード２１ｄは０．
４ｖ程度の電位となるが、電流引抜きトランジスタ２ｌ
ｂにより実際にはｏｖになる。
ところで第５図は、上記書込み系回路を用いた場合のビ
ット線ノードの電位の駆動回路電源電圧に対する依存性
を調査するのに用いるシξユレーション回路である． この図では、第４図における第１のノード２側に例をと
り、書込み動作を調べている．４１は第１の駆動回路２
１におけるソースフォロヮ回路の最下段ＦＥＴ（ソース
・ゲート共通ＦＥＴ）を示している．また、４２．４３
はエンハンスメント・デプレッション（ＥＤ）型インバ
ータである．このシξユレーシッンは、ＲＡＭが書込み
状態にあり、さらに、ビット線が選択されている状態（
ＷＥ，ＢＬＳ信号がともにハイレベル）を想定している
．従って、ＥＤインバータ４２．４３はその入力をロウ
レベルに固定しているものである．第３及び第４の駆動
回路２３．２４の電源である第２の電源７の電圧を変化
させた時の、ビット線のノードに対応する第１のノード
２の電位の変化を調べることによりシミュレーシツンを
行った．なお、この時、第１の電源６の電圧は、０．７
ｖに固定している． 第６図は、上記第５図に示したシξエレーション回路を
用いて得られた書込み系回路の電源電圧依存性を示した
グラフである．第２の電源７の電圧が１．３ｖまで、第
１のノードが一定値（０．７Ｖ）を維持しているのは、
この電源電圧では、各トランスファゲートＦＥＴのゲー
トの電位１４．１５が十分にハイレベルに達せず、各ト
ランスファゲ−トＦＥＴ８，９が未だオフ状態にあるこ
とによる．ｉｔＢｍ圧が１，３ Ｖを越えると、各トラ
ンスファゲートＦＥＴ８，９がオン状態になり、第１の
ノード２から各トランスファゲートＦＥＴ８，９、トラ
ンジスタ４１を経てグランドに達する電流経路が形成さ
れ、第１のノード２の電位は低下する． 第２の電源電圧が１．６ｖを越えると、各トランスファ
ゲートＦＥＴのゲー｝１４．１５からゲート・ソース間
、及びゲート・ドレイン間に寄生的に形成されたショッ
トキダイオードを経由した、第１のノード２及び第３の
ノード１０へ向かう電流経路が形成される．この結果、
第１のノード２の電位の上昇が生じる．上記寄生ショッ
トキダイオードからの注入電流は電源電圧に大きく依存
し、電源電圧の上昇につれ、飛躍的に増加する傾向を持
つ．上記第１０ノード２の電位上昇の主な原因は、トラ
ンスファゲート４１により形成された抵抗戒分を電流が
通過する時に生じる電圧降下によるものである． ところで、メモリセルヘデータの書込みを行うには、ビ
ット線対のうちいずれか一方の電位をある程度低い値に
保つ必要があり、この値は、メモリセルの安定性に依存
するが、一般には、０．２５Ｖ以下にある．従って、第
６図に示したグラフによると、書込み可能な電源電圧範
囲は、１．５ｖから１．９ｖであり、この電位幅は、素
子特性のばらつきや、温度依存性を考慮すれば、さらに
狭くなることは容易に推測できる．このことは、ＲＡＭ
の電源電圧マージンを低下させる主要な原因になる．〔
発明が解決しようとする課題〕 従来のガリウム砒素ＲＡＭの書込み系回路は以上のよう
に構威されているので、書込み状態にあるビット線の電
位が大きな電源電圧依存性を持つため、十分に広い電源
電圧領域で、ビット線の電位をメモリセルへの書込みが
行なえる程低い値に保ち続けることかでぎなかった． この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、書込み可能な電源電圧領域を
拡大することができるとともに、素子特性のばらつきや
温度変化に強いガリウム砒素ＲＡＭの書込み系回路を得
ることを目的とする．〔課題を解決するための手段〕 この発明に係るガリウム砒素半導体集積回路は、その書
込み系回路の書込み状態にあるピット線のノードを、少
なくとも１つ以上のトランスファゲートＦＥＴにより、
グランドノードと導通させるように構威したものである
． 〔作用〕 この発明においては、少なくとも１つ以上のトランスフ
ァゲー｝ＦＥＴは、ＲＡＭが書込み状態であり、なおか
つメモリセルヘロウレベルを書込むべきビット線のみ、
このビット線のノードをグランドノードと導通させる機
能を持つ。
ット線ノードの電位の駆動回路電源電圧に対する依存性
を調査するのに用いるシξユレーション回路である． この図では、第４図における第１のノード２側に例をと
り、書込み動作を調べている．４１は第１の駆動回路２
１におけるソースフォロヮ回路の最下段ＦＥＴ（ソース
・ゲート共通ＦＥＴ）を示している．また、４２．４３
はエンハンスメント・デプレッション（ＥＤ）型インバ
ータである．このシξユレーシッンは、ＲＡＭが書込み
状態にあり、さらに、ビット線が選択されている状態（
ＷＥ，ＢＬＳ信号がともにハイレベル）を想定している
．従って、ＥＤインバータ４２．４３はその入力をロウ
レベルに固定しているものである．第３及び第４の駆動
回路２３．２４の電源である第２の電源７の電圧を変化
させた時の、ビット線のノードに対応する第１のノード
２の電位の変化を調べることによりシミュレーシツンを
行った．なお、この時、第１の電源６の電圧は、０．７
ｖに固定している． 第６図は、上記第５図に示したシξエレーション回路を
用いて得られた書込み系回路の電源電圧依存性を示した
グラフである．第２の電源７の電圧が１．３ｖまで、第
１のノードが一定値（０．７Ｖ）を維持しているのは、
この電源電圧では、各トランスファゲートＦＥＴのゲー
トの電位１４．１５が十分にハイレベルに達せず、各ト
ランスファゲ−トＦＥＴ８，９が未だオフ状態にあるこ
とによる．ｉｔＢｍ圧が１，３ Ｖを越えると、各トラ
ンスファゲートＦＥＴ８，９がオン状態になり、第１の
ノード２から各トランスファゲートＦＥＴ８，９、トラ
ンジスタ４１を経てグランドに達する電流経路が形成さ
れ、第１のノード２の電位は低下する． 第２の電源電圧が１．６ｖを越えると、各トランスファ
ゲートＦＥＴのゲー｝１４．１５からゲート・ソース間
、及びゲート・ドレイン間に寄生的に形成されたショッ
トキダイオードを経由した、第１のノード２及び第３の
ノード１０へ向かう電流経路が形成される．この結果、
第１のノード２の電位の上昇が生じる．上記寄生ショッ
トキダイオードからの注入電流は電源電圧に大きく依存
し、電源電圧の上昇につれ、飛躍的に増加する傾向を持
つ．上記第１０ノード２の電位上昇の主な原因は、トラ
ンスファゲート４１により形成された抵抗戒分を電流が
通過する時に生じる電圧降下によるものである． ところで、メモリセルヘデータの書込みを行うには、ビ
ット線対のうちいずれか一方の電位をある程度低い値に
保つ必要があり、この値は、メモリセルの安定性に依存
するが、一般には、０．２５Ｖ以下にある．従って、第
６図に示したグラフによると、書込み可能な電源電圧範
囲は、１．５ｖから１．９ｖであり、この電位幅は、素
子特性のばらつきや、温度依存性を考慮すれば、さらに
狭くなることは容易に推測できる．このことは、ＲＡＭ
の電源電圧マージンを低下させる主要な原因になる．〔
発明が解決しようとする課題〕 従来のガリウム砒素ＲＡＭの書込み系回路は以上のよう
に構威されているので、書込み状態にあるビット線の電
位が大きな電源電圧依存性を持つため、十分に広い電源
電圧領域で、ビット線の電位をメモリセルへの書込みが
行なえる程低い値に保ち続けることかでぎなかった． この発明は、上記のような従来のものの問題点を解消す
るためになされたもので、書込み可能な電源電圧領域を
拡大することができるとともに、素子特性のばらつきや
温度変化に強いガリウム砒素ＲＡＭの書込み系回路を得
ることを目的とする．〔課題を解決するための手段〕 この発明に係るガリウム砒素半導体集積回路は、その書
込み系回路の書込み状態にあるピット線のノードを、少
なくとも１つ以上のトランスファゲートＦＥＴにより、
グランドノードと導通させるように構威したものである
． 〔作用〕 この発明においては、少なくとも１つ以上のトランスフ
ァゲー｝ＦＥＴは、ＲＡＭが書込み状態であり、なおか
つメモリセルヘロウレベルを書込むべきビット線のみ、
このビット線のノードをグランドノードと導通させる機
能を持つ。
この導通はトランジスタＦＥＴを介してのみ行なわれ、
従来例で示したような駆動回路を介する必要がなくなる
．これにより、ビット線とグランドとの間の抵抗戒分を
減少できるため、電圧降下を抑えることができ、高電源
電圧時のビット線電位の上昇を抑制することができる． 〔実施例〕 以下、この発明の実施例を図について説明する．第１図
は本発明の一実施例によるガリウム砒素半導体集積回路
を示し、図において、５１．５２は書込み及びデータ入
力用のＦＥＴ（以下、それぞれＷＤＩ−ＦＥＴ，ＷＤＩ
−ＦＥＴと称す）、５３，５４はそれぞれＦＥＴ５１，
５２のゲートノード、６１は第５の駆動回路、６２は第
６の駆動回路、６３は第１のＮＯＲ回路、６４は第２の
ＮＯＲ回路、７１はＷＥ信号の人カノードである．次に
、この回路の動作について説明する．この回路における
第１及び第２のＮＯＲ回路６３．６４はＤＩＮ信号，Ｄ
ＩＮ信号とＷＥ信号とをそれぞれ入力としており、これ
らＮＯＲ回路６３．６４により発生した信号はそれぞれ
第５および第６の駆動回路６１．６２を経てＷＤＩ−Ｆ
ＥＴ及びＷＤＩ−ＦＥＴのゲートノード５３．５４に伝
えられる． ここで、外部書込み信号（ｅｘｔ．ＷＥ）がハイレベル
にあるならばＷＥ信号もハイレベルになり、外部書込み
信号（ｅｘｔ．ＷＥ）がロウレベルにあるならば、ＷＥ
信号もロウレベルになるように設定されている．また外
部入力信号（ｅ ｘ ｔ．ＷＥ）がハイレベルにあるな
らば、ＤＩＮ信号はハイレベルに、ｖＴＮ信号はロウレ
ベルになり、外部入力信号（ｅ ｘ Ｌ． Ｄ Ｉ Ｎ
）がロウレベルにあるならば、ＤＩＮ信号はロウレベル
に、ＤＩＮ信号はハイレベルになるように設定されてい
る．この結果、外部書込み信号（ｅｘｔ，ＷＥ）がハイ
レベルならばＷＤＩ−ＦＥＴ及びＷＤＩ−ＦＥＴ５１，
５２は２つともオフ状態となり、上記ビット線対２．３
のノード電位は第３，第４のノード１０，１３及びＢＬ
Ｓ信号の影響を受けなくなり、全てのメモリセルへのデ
ータの書込みが防止される．また、外部書込み信号（ｅ
ｘｔ．ＷＥ）がロウレベルならば外部人力信号（ｅｘｔ
，ＤＩＮ）に従い、ＷＤＩ−ＦＥＴ及びＷＤＩ−ＦＥＴ
５１，５２のいずれか一方のＦＥＴがオン状態となり、
この時、ＢＬＳ信号により、このビット線対２，３が選
択状態にあれば、上記ビット線対２．３の一方のノード
がグランドと導通状態になる．例えば、外部書込み信号
（ｅｘｔ．ＷＥ）がロウレベル、外部入力信号（ｅｘｔ
．ＤＩＮ）がロウレベルで、ビット線対２．３が選択状
態にあれば、ビット線にあたる第１のノード２はグラン
ドと導通し、このノード電位の低下を起こす．これによ
り、メモリセルｌへのロウデー夕の書込みが行なわれる
。一方、外部入力信号（ｅｘｔ．ＤｒＮ）がハイレベル
ならばもう片方のビットにあたる第２０ノード３がグラ
ンドと導通し、このノード電位の低下を起こすことによ
り、結果的に、メモリセル１へのハイデータの書込みが
行える．第２図は、上記書込み回路系を用いた場合のビ
ット線ノードの電位の電源電圧依存性を調査するのに用
いるシミュレーション回路の回路図である．この図では
、第１図における第１のノード２側を例にとり、書込み
動作を調べている。シミュレーションは従来例の説明で
行なったものと全く同じ方法で行なわれた． 第３図は上記第２図に示したシ５ ｊ−レーシッン回路
を用いて得られた、書込み系回路の電源電圧依存性を示
したグラフである。このグラフは、従来例のシミュレー
ションにより得られたグラフと同様な傾向を持っている
．しかしながら、メモリセルへの書込み可能なビット線
の電位の上限を従来例と同様に０．２５Ｖとすれば、第
３図では書込み可能な電源電圧範囲は１．５ｖから２．
２■となり、この電位幅は、従来例に比べ約１．８倍に
拡大されている．また第１図のノード２の最低電位も、
従来例に比べ約０．７倍に低下されている．なお、上記
実施例ではビット線とグランドとの間の抵抗戒分の減少
を目的としていたが、グランドに限ることなく、ビット
線のノードよりも低い電位を持つ電源ノードであるなら
ば、上記実施例と同様の効果を得ることができる。
従来例で示したような駆動回路を介する必要がなくなる
．これにより、ビット線とグランドとの間の抵抗戒分を
減少できるため、電圧降下を抑えることができ、高電源
電圧時のビット線電位の上昇を抑制することができる． 〔実施例〕 以下、この発明の実施例を図について説明する．第１図
は本発明の一実施例によるガリウム砒素半導体集積回路
を示し、図において、５１．５２は書込み及びデータ入
力用のＦＥＴ（以下、それぞれＷＤＩ−ＦＥＴ，ＷＤＩ
−ＦＥＴと称す）、５３，５４はそれぞれＦＥＴ５１，
５２のゲートノード、６１は第５の駆動回路、６２は第
６の駆動回路、６３は第１のＮＯＲ回路、６４は第２の
ＮＯＲ回路、７１はＷＥ信号の人カノードである．次に
、この回路の動作について説明する．この回路における
第１及び第２のＮＯＲ回路６３．６４はＤＩＮ信号，Ｄ
ＩＮ信号とＷＥ信号とをそれぞれ入力としており、これ
らＮＯＲ回路６３．６４により発生した信号はそれぞれ
第５および第６の駆動回路６１．６２を経てＷＤＩ−Ｆ
ＥＴ及びＷＤＩ−ＦＥＴのゲートノード５３．５４に伝
えられる． ここで、外部書込み信号（ｅｘｔ．ＷＥ）がハイレベル
にあるならばＷＥ信号もハイレベルになり、外部書込み
信号（ｅｘｔ．ＷＥ）がロウレベルにあるならば、ＷＥ
信号もロウレベルになるように設定されている．また外
部入力信号（ｅ ｘ ｔ．ＷＥ）がハイレベルにあるな
らば、ＤＩＮ信号はハイレベルに、ｖＴＮ信号はロウレ
ベルになり、外部入力信号（ｅ ｘ Ｌ． Ｄ Ｉ Ｎ
）がロウレベルにあるならば、ＤＩＮ信号はロウレベル
に、ＤＩＮ信号はハイレベルになるように設定されてい
る．この結果、外部書込み信号（ｅｘｔ，ＷＥ）がハイ
レベルならばＷＤＩ−ＦＥＴ及びＷＤＩ−ＦＥＴ５１，
５２は２つともオフ状態となり、上記ビット線対２．３
のノード電位は第３，第４のノード１０，１３及びＢＬ
Ｓ信号の影響を受けなくなり、全てのメモリセルへのデ
ータの書込みが防止される．また、外部書込み信号（ｅ
ｘｔ．ＷＥ）がロウレベルならば外部人力信号（ｅｘｔ
，ＤＩＮ）に従い、ＷＤＩ−ＦＥＴ及びＷＤＩ−ＦＥＴ
５１，５２のいずれか一方のＦＥＴがオン状態となり、
この時、ＢＬＳ信号により、このビット線対２，３が選
択状態にあれば、上記ビット線対２．３の一方のノード
がグランドと導通状態になる．例えば、外部書込み信号
（ｅｘｔ．ＷＥ）がロウレベル、外部入力信号（ｅｘｔ
．ＤＩＮ）がロウレベルで、ビット線対２．３が選択状
態にあれば、ビット線にあたる第１のノード２はグラン
ドと導通し、このノード電位の低下を起こす．これによ
り、メモリセルｌへのロウデー夕の書込みが行なわれる
。一方、外部入力信号（ｅｘｔ．ＤｒＮ）がハイレベル
ならばもう片方のビットにあたる第２０ノード３がグラ
ンドと導通し、このノード電位の低下を起こすことによ
り、結果的に、メモリセル１へのハイデータの書込みが
行える．第２図は、上記書込み回路系を用いた場合のビ
ット線ノードの電位の電源電圧依存性を調査するのに用
いるシミュレーション回路の回路図である．この図では
、第１図における第１のノード２側を例にとり、書込み
動作を調べている。シミュレーションは従来例の説明で
行なったものと全く同じ方法で行なわれた． 第３図は上記第２図に示したシ５ ｊ−レーシッン回路
を用いて得られた、書込み系回路の電源電圧依存性を示
したグラフである。このグラフは、従来例のシミュレー
ションにより得られたグラフと同様な傾向を持っている
．しかしながら、メモリセルへの書込み可能なビット線
の電位の上限を従来例と同様に０．２５Ｖとすれば、第
３図では書込み可能な電源電圧範囲は１．５ｖから２．
２■となり、この電位幅は、従来例に比べ約１．８倍に
拡大されている．また第１図のノード２の最低電位も、
従来例に比べ約０．７倍に低下されている．なお、上記
実施例ではビット線とグランドとの間の抵抗戒分の減少
を目的としていたが、グランドに限ることなく、ビット
線のノードよりも低い電位を持つ電源ノードであるなら
ば、上記実施例と同様の効果を得ることができる。
以上のように、この発明に係るガリウム砒素半導体集積
回路によれば、データ入力信号ＤＩＮ，ＤＩＮをトラン
スファゲートＦＥＴを経てビット線対へ伝える従来の書
込み系回路と異なり、書き込み状態にあるビット線のノ
ードを、少なくとも１つ以上のトランスファゲートＦＥ
Ｔにより、グランドノードと導通させ、ビット線とグラ
ンド間の抵抗成分を少なくするようにしたので、ＲＡＭ
の電源電圧マージンを十分に確保でき、しかも素子特性
のばらつきや、温度変化に対し、安定な書込み動作を行
なうＲＡＭを得ることができる．
回路によれば、データ入力信号ＤＩＮ，ＤＩＮをトラン
スファゲートＦＥＴを経てビット線対へ伝える従来の書
込み系回路と異なり、書き込み状態にあるビット線のノ
ードを、少なくとも１つ以上のトランスファゲートＦＥ
Ｔにより、グランドノードと導通させ、ビット線とグラ
ンド間の抵抗成分を少なくするようにしたので、ＲＡＭ
の電源電圧マージンを十分に確保でき、しかも素子特性
のばらつきや、温度変化に対し、安定な書込み動作を行
なうＲＡＭを得ることができる．
第１図はこの発明の一実施例によるＲＡＭの書込み系回
路の一部を示す回路図、第２図はこの発明の一実施例の
書込み特性を調べるために用いたシξユレーション図、
第３図はこの発明の一実施例の書込み特性を示す図、第
４図は従来例によるＲＡＭの書込み系回路の一部を示す
回路図、第５図は従来例の書込み特性を調べるために用
いたシミュレーション回路図、第６図は従来例の書込み
特性を示す図である． 図において、１はメモリセル、２は第１のノード、３は
第２のノード、４は第１の負荷、５は第２の負荷、６は
第１の電源、７は第２の電源、８は第１のトランスファ
ゲートＦＥＴ、９は第２のトランスファゲートＦＥＴ，
１０は第３のノード、１１は第３のトランスファゲー｝
ＦＥＴ，１２は第４のトランスファゲートＦＥＴ、１３
は第４のノード、１４はＦＥＴ８，１１のゲートノード
、１５はＦＥＴ９．１２のゲートノード、２１は第１の
駆動回路、２２は第２の駆動回路、２３は第３の駆動回
路、２４は第４の駆動回路、３１はＤＩＮ信号の人カノ
ード、３２はＤＩＮ信号の人力ノード、３３はＷＥ信号
の入カノード、３４はＢＬＳ信号の人カノード、４ｌは
トランジスタ、５１はＷＤＩ−ＦＥＴ，５２はＷＤＩ一
ＦＥＴ，５３はＦＥＴ５１のゲートノード、５４はＦＥ
Ｔ５２のゲートノード、６１は第５の駆動回路、６２は
第６の駆動回路、６３は第１のＮＯＲ回路、６４は第２
のＮＯＲ回路、７１はＷＥ信号である。
路の一部を示す回路図、第２図はこの発明の一実施例の
書込み特性を調べるために用いたシξユレーション図、
第３図はこの発明の一実施例の書込み特性を示す図、第
４図は従来例によるＲＡＭの書込み系回路の一部を示す
回路図、第５図は従来例の書込み特性を調べるために用
いたシミュレーション回路図、第６図は従来例の書込み
特性を示す図である． 図において、１はメモリセル、２は第１のノード、３は
第２のノード、４は第１の負荷、５は第２の負荷、６は
第１の電源、７は第２の電源、８は第１のトランスファ
ゲートＦＥＴ、９は第２のトランスファゲートＦＥＴ，
１０は第３のノード、１１は第３のトランスファゲー｝
ＦＥＴ，１２は第４のトランスファゲートＦＥＴ、１３
は第４のノード、１４はＦＥＴ８，１１のゲートノード
、１５はＦＥＴ９．１２のゲートノード、２１は第１の
駆動回路、２２は第２の駆動回路、２３は第３の駆動回
路、２４は第４の駆動回路、３１はＤＩＮ信号の人カノ
ード、３２はＤＩＮ信号の人力ノード、３３はＷＥ信号
の入カノード、３４はＢＬＳ信号の人カノード、４ｌは
トランジスタ、５１はＷＤＩ−ＦＥＴ，５２はＷＤＩ一
ＦＥＴ，５３はＦＥＴ５１のゲートノード、５４はＦＥ
Ｔ５２のゲートノード、６１は第５の駆動回路、６２は
第６の駆動回路、６３は第１のＮＯＲ回路、６４は第２
のＮＯＲ回路、７１はＷＥ信号である。
Claims (1)
- （１）ガリウム砒素基板上に形成される半導体集積回路
において、 ビット線のノードと該ビット線のノードより低い電位を
持つ電源ノードとの間に、ドレインを上記ビット線側に
、ソースを上記電源ノード側に配置した、１つないし直
列に接続した複数のＦＥＴのみを備え、 書き込み状態にあるビット線のノードを、上記ＦＥＴに
より上記電源ノードと導通させ、ビット線と上記電源ノ
ード間の抵抗成分を少なくするようにしたことを特徴と
するガリウム砒素半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154881A JPH0319196A (ja) | 1989-06-16 | 1989-06-16 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154881A JPH0319196A (ja) | 1989-06-16 | 1989-06-16 | ガリウム砒素半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319196A true JPH0319196A (ja) | 1991-01-28 |
Family
ID=15593994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154881A Pending JPH0319196A (ja) | 1989-06-16 | 1989-06-16 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319196A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179993A (ja) * | 1984-02-27 | 1985-09-13 | Toshiba Corp | ランダムアクセスメモリ |
| JPS60201590A (ja) * | 1984-03-26 | 1985-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPS6269667A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体メモリ装置 |
| JPS63314861A (ja) * | 1987-06-17 | 1988-12-22 | Sumitomo Electric Ind Ltd | 化合物半導体スタティックメモリ |
-
1989
- 1989-06-16 JP JP1154881A patent/JPH0319196A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179993A (ja) * | 1984-02-27 | 1985-09-13 | Toshiba Corp | ランダムアクセスメモリ |
| JPS60201590A (ja) * | 1984-03-26 | 1985-10-12 | Toshiba Corp | 半導体記憶装置 |
| JPS6269667A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体メモリ装置 |
| JPS63314861A (ja) * | 1987-06-17 | 1988-12-22 | Sumitomo Electric Ind Ltd | 化合物半導体スタティックメモリ |
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