JPH03192728A - アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はアクティブマトリクス表示装置の薄膜トランジ
スタアレーの製造方法に関する。

（ロ）従来の技術 近年、マトリクス配置された多数の画素単位の表示電極
毎にスイッチングトランジスタとして働く薄膜トランジ
スタ（以下ＴＰＴと称する）を結合し、このＴＰＴを駆
動回路をしたアクティブマトリクス表示装置が開発され
ている。この装置は各表示電極にＴＰＴを介して画素情
報を供給し、この画素情報に応じた電界、電流、または
電力によって、表示電極上に装備された液晶層、ＥＬ層
あるいはＥＣ層に光学的変化を与え、可視表示を可能と
するものである［特公昭６２−６６７４号公報］。

特に、現在ではポケッタブルＴＶ用デイスプレィとして
、上述の液晶層を用いたアクティブマトリクス型液晶表
示装置が注目を集めている。

第６図（ａ）に従来のアクティブマトリクス型液晶表示
装置に於けるＴＰＴアレーの画素単位の平面図を示し、
同図（ｂ）にＴＦＴ位置のＡ−Ａ線断面図を示す。

これらの同図のＴＰＴは、液晶セルの一方の絶縁基板１
上に形成され、ゲートライン２０の一部をなすゲート電
極２、基板全面に設けられたゲート絶縁膜３、局在した
半導体膜４、該半導体膜４のソース並びにドレイン位置
の夫々にオーミックコンタクトを構成する不純物半導体
膜５，５、ソース電極７並びにドレイン電極８の積層体
からなる所謂逆スタガータイプをなし、このソースを極
７に画素単位の表示電極６が結合されている。

このような従来のアクティブマトリクス表示装置のＴＰ
Ｔアレーの製造方法を工程順に以下に概説する。

（１）、絶縁基板１上に配線用金属膜を成膜しフォトマ
スク及びフォトレジストを用いてゲート電極２を備える
ゲートライン２０を形成する工程。

（２）、Ｐ−ＣＶＤ装置等を用いて、ゲート絶縁膜３、
非単結晶の半導体膜４、非単結晶の不純物半導体膜５を
順次成膜する工程。

（３）、フォトマスク及びフォトレジストを用いて上記
半導体膜４と不純物半導体膜５のエツチングを行う工程
。

（４）、透明導！膜を成膜し７オトマスク及びフォトレ
ジストを用いて表示電極６を形成する工程。

（５）、配線用金属膜の成膜を行い、７オトマスク及び
７オトレジストを用いてソース電極７、並びにドレイン
電極８を備えるドレインライン８０を形成する工程。

（６）、上記画電極７．８間のチャンネル位置の上記不
純物半導体膜５をエツチングする工程。

（ハ）発明が解決゛しようとする課題 上述の如きアクティブマトリクス表示装置のＴＰＴアレ
ーの製造方法によれば、ＴＰＴのパターンの加工精度は
フォトマスクと露光装置の能力で決まる。

一般的に現在のフォトマスクのピッチ誤差は±１μｍ、
露光装置のアライメント誤差は±１μｍであるので、上
述の従来の製造方法によれば、±２μｍのすなわち０〜
４μｍのパターン位置のシフトが発生し、この位置シフ
トを見込んだ余裕のあるパターン設計が必要であった。

そのため、画素寸法が３０μｍ〜５０μｍ角程度の高画
素集積の例えば、ハイビジョン対応の超高精細液晶表示
装置の如き表示装置を作製する場合には画素占有面積率
が大幅に低下するという不都合が生じていた。即ち、画
素占有面積が低下するという事は、表示画面が全体とし
て暗くなり、表示品位が低下する欠点を招くことになる
。

（ニ）課組を解決するための手段 本発明のアクティブマトリクス表示装置のＴＰＴアレー
の製造方法は以下の工程からなる。

透光性基板上に第１金属によりゲート電極部を備える複
数本のゲート配線を形成する第１工程、ゲート絶縁膜と
半導体膜を成膜する第２工程、レジストを塗布し、ゲー
ト電極部を備える複数本のゲート配線をマスクとした基
板背面からの露光により該ゲート配線位置以外のレジス
トを感光すると共に、基板表面からの露光処理によりゲ
ート電極部以外のゲート配線位置のレジストを感光する
ことによって、ゲート電極部にアイランド状のレジスト
を残存させ、該残存レジストをマスクに半導体膜をパタ
ーニングする第３工程、透明導電膜を成膜した後レジス
トを塗布し、ゲート電極部を備える複数本のゲート配線
をマスクとした基板背面からの露光により該ゲート配線
の反転パターンをなすレジストを残存させ、該残存レジ
ストをマスクに透明導電膜を一方向に分離するパターニ
ング処理を行う第４工程、 レジストを塗布し、露光処理により複数本のドレイン配
線に対する反転パターンのレジストを形成し、該レジス
トをマスクに透明導電膜をドレイン配線に沿って分離し
て画素単位の透明導電膜からなる多数の表示電極を得る
パターニングを行う第５工程、 上記第５工程のレジストを残存させた状態で第２金属を
全面に堆積し、該残存レジストにより第２金属からなる
複数本のドレイン配線をリフトオフ形成する第６工程、 第３金属により多数のソース配線を形成する第７工程。

（ホ）作用 本発明のアクティブマトリクス表示装置のＴＰＴアレー
の製造方法によれば、半導体膜のエツチングレジストと
透明導電膜のエツチングレジストとを背面露光を用いて
ゲート電極を備えるゲート配線に自己整合的に形成する
ため、半導体膜はゲート電極上に、また透明導電膜はゲ
ート配線にオフセット状態に高精度に形成される。さら
に、ドレイン配線は、透明導電膜のエツチングレジスト
を用いてリフトオフ形成するので、即ち、同一レジスト
を用いてエツチングとリフトオフで各パターンを形成す
るので、７オトマスクと露光装置の影響を受けずに高精
度の上記透明電極からなる表示電極とドレイン配線が得
られる。

（へ）実施例 第１図に本発明の製造方法によって得られるアクティブ
マトリクス表示装置のＴＰＴアレーの画素単位の平面図
を示す。

第１図のＴＰＴアレーの製造方法をそのＢ−Ｂ線に沿っ
た第２図（ｉ）〜（ｖｕｉ）の製造工程図に従って、以
下に説明する。

（１）、同図（ｉ）の第１工程 ガラスからなる透光性基板１上にＣｒあるいはＴａ等か
らなるゲート電極部２が局部的に備えられたゲートライ
ン２０をフォトマスクを用いて所定の形状に形成する。

該ゲートライン２０は画素間を横方向に延在する如く複
数本形成され、各ゲートライン２０のゲート電極部２は
画素毎のＴＦＴ＠成位置に配置される。なお、該ゲート
ライン２０の表面を陽極酸化することでゲートの短絡事
故を回避できる。

（２）、同図（ｉｉ）の第２工程 シリコン窒化膜あるいはシリコン酸化膜からなるゲート
絶縁膜３、アモルファスシリコン半導体膜Ｓ４、燐ドー
プのアモルファスシリコン不純物半導体膜Ｓ５をＰ−Ｃ
ＶＤ装置等を用いて順次成膜する。

（３）、同図（ｉｉｉ）の第３工程 ポジレジストを塗布し、背面露光によりゲート電極部２
を備えたゲートライン２０位置以外のレジストを感光し
、続いて該レジストを再度７オトマスクを用いて表面側
から通常の露光を行い、ゲート電極部２上にアイランド
状にレジストＲ１を残存させ、該残存レジストＲ１をマ
スクに上記半導体膜Ｓ４と不純物半導体膜Ｓ５をパター
ニングし、ＴＰＴの半導体膜４とこれに同パターンで積
層した不純物半導体膜Ｓ５’を得る。

（４）、同図（ｉｖ）の第４工程 ＩＴＯからなる透明導電膜をスパッタリング等の方法で
全面に成膜し、ネガレジストを塗布した後、背面露光に
よりゲート電極部２を備えたゲートライン２０の反転パ
ターンをなすレジストＲ２を形成し、透明導電膜をパタ
ーニングする。尚、上記の反転パターン形成は、ポジレ
ジストのイメージリバーサル法でも作製可能である。

この結果、透明導電膜は複数本のゲートライン２０・・
・間隔より若干狭い幅をもって横方向に帯状に延在する
複数本の透明導電膜Ｃ６・・・に分割される。

（５）、同図（Ｖ）の第５工程 レジストを塗布し、７オトマスクにより複数本のドレイ
ンライン８０・・・の反転パターンのレジス）Ｒ３を形
成して、複数本の各透明導電膜Ｃ６・・・を夫々パター
ニングすることにより、単位画素毎の多数の表示電極６
．６・・・を形成する。この時の表示電極６．６・・・
の形成は、同図に示すごとく、１μｍ程度のオーバーエ
ツチングが生じる様にエツチングされる。

（６）、同図（ｖｉ）の第６工程 上記第５工程でのレジス）Ｒ３を残存させ、この状態で
チタンやアルミなどの第２金属をスパッタリング等の方
法で成膜し、該レジストＲ３により複数本のドレインラ
イン８０・・・をリフトオフ形成する。この場合、ドレ
インライン８０・・・は、前記第５工程のオーバーエツ
チングにより、隣接表示電極６．６・・・とは１μｍ程
度の狭い間隔で分離されており、他方でその一部が上記
不純物半導体膜Ｓ５’上に交差重畳する。

（７）、同図（ｖｉｉ　）の第７工程 チタンやアルミなどの第３金属をスパッタリング等の方
法で成膜し、レジストを塗布し、さらにこれをフォトマ
スクを用いて露光し、残存レジス）Ｒ４をマスクに、第
３金属をパターニングすることにより、上記不純物半導
体膜Ｓ５’上と上記表示電極６上に接合してこれらを結
線する多数の配線であるソース電極７．７・・・、並び
に上記ドレイン配線８０上と上記不純物半導体膜Ｓ５’
上に接合する多数のドレイン電極８・・・を得る。この
場合、ドレイン配線８０自体も一部不純物半導体膜Ｓ５
’に重畳しているので、この重畳部分がドレイン電極と
して働くことになるが、ドレイン配線８０のリフトオフ
パターニングの精度に頼らず、ソース電極７とドレイン
電極８とを同時にパターニング形成することで両電極間
のチャンネル寸法精度を得るのが好ましい。

また、この工程において、ドレイン電極８・・・を形成
する時に、上記ドレインライン８０上にこれと合致する
補助ドレインライン８１を第３金属でドレイン電極８・
・・と一体内に形成すれば、ドレインラインを第２／第
３金属の２層構造とすることができるので、この配線の
断線防止が図れる。

（８）、同図（ｖｉ）の第８工程 上記第７工程の結果露出した各ＴＰＴのチャネル部の不
純物半導体膜Ｓ５’をエツチングによって除去して、半
導体膜４に対するドレイン電極部８、並びにソース電極
７のオーミックコンタクトを実現する不純物半導体膜５
．５を形成する。

但し、この不純物半導体膜５．５は、必ずしも必要でな
く、半導体膜４と画電極７．８との直接接合でもＴＰＴ
のスイッチング動作に支障のなし１接合状態が得られる
なら、不純物半導体膜５．５を省略してもよい。この場
合には、前述の第２工程での不純物半導体膜Ｓ５の成膜
が不要となる。

この第８工程で、各配線とＴＰＴ及び表示電極の構造が
得られが、更に第１図に表す付加容量電極９の製造工程
を同図のＣ−Ｃ線断面工程を示す第３図を用いて追加説
明する。

該付加容量電極９は、第２図の前記の第７工程で、第３
金属によってソース電極７とドレイン電極８とを同時に
形成される。即ち、第３図に示す如く、残存レジストＲ
４をマスクに第３金属をノ（ターニングすることにより
、表示電極６の一部に接合して隣接ゲートライン２０の
一部にゲート絶縁膜３を介してオーバーラツプするアイ
ランド状の付加容量電極９を得る。

斯る付加容量電極９・・・は、上述の如く各表示電極６
・・・毎に形成され、隣接ゲートライン２０との間の容
量によって各表示電極６の電荷蓄積容量を増大させ、電
力消費による表示型、極６の電位低下を抑制できる。

また、このような付加容量を設ける方式には、上述の隣
接ゲート電極を対向電極とするもの以外に、独立した対
向電位を持つ付加容量対向電極を備える方式が考えられ
る。この方式を本発明に採用する場合には、前述の第１
工程時に、ゲート配線と同時に第１金属からなる付加容
量対向電極を備えた付加容量ラインをゲート配線と並列
に延在させて形成しておき、第７工程で上記付加容量電
極９を隣接ゲートライン２０上でなくて、該付加容量対
向電極上に配置させればよい。

以上の本発明実施例方法の工程により、７オトマスクの
使用枚数を削減して、フォトマスクの使用によるパター
ン位置のシフトの発生を抑制しているので、第１図の平
面図に示した様に、各表示電極６・・・が第６図（ａ）
の平面図の従来の表示電極６・・・より精度よく拡大さ
れたアクティブマトリクス表示装置のＴＰＴアレーを作
成することができる。

また、上述の本発明方法の実施例では、ドレインライン
８０の第２金属では積極的にドレイン電極部を形成して
いないが、前述の第７工程で述べた如く、第２金属でド
レイン電極部８を備えたドレインライン８０を一体的に
形成することも可能である。この場合に於ても、第４図
に示す如く、第３金属でソース電極７と同時に第２金属
のドレインライン８０・・・上に補助ドレインライン８
１を積層できる。

更に、本発明方法の他の実施例の工程を第５図に示す。

同図（ｉｉ）、（ｖｕｉ）は夫々前述の第２図（■）、
（ｖｉ）の本発明の実施例工程に対応しており、該実施
例の他の工程は第２図の他の工程に準じるので、ここで
は省略する。

第５図（ｉ）は第２工程を示しており、まず、シリコン
窒化膜あるいはシリコン酸化膜からなるゲート絶縁膜３
、アモルファスシリコン半導体膜Ｓ４をＰ−ＣＶＤ装置
等を用いて順次成膜する。

続いて、７オトマスクを用いてゲート電極部２上のＴＰ
Ｔチャンネル位置にチャンネル保護絶縁膜１０を所定の
形状にパターニングする。尚、この時のパターニング法
としては、前述の第３工程と同じく、背面露光とフォト
マスクによる表面露光により形成したレジストをマスク
にエツチングするのが好ましい。

その後、不純物半導体膜Ｓ５をＰ−ＣＶＤ装置等で成膜
する。該チャンネル保護絶縁膜１０としては、たとえば
、シリコン窒化膜あるいはシリコン酸化膜が使用できる
。

第５図（ｉ）は第８工程を示しており、この工程で、各
ＴＰＴのチャンネル部の不純物半導体膜Ｓ５’をエツチ
ングによって除去する時に、上記チャンネル保護絶縁膜
１０が半導体膜４のチャンネル部までエツチングされる
のを防止する。

以上に述べた様に、本発明の製造方法を採用することに
より、例えば、高画素集積のハイビジョン対応の超高精
細液晶表示装置を作製する場合でも、表示電極６・・・
の拡大形成によって、画素占有面積率が高くなるので、
表示画面が明るい高品位の表示が可能となる。また、本
発明は液晶表示装置に限定されず、ＥＬやＥＣ表示装置
に採用してもその製造効果は同様である。

（ト）発明の効果 本発明のアクティブマトリクス表示装置のＴＰＴアレー
の製造方法は、半導体膜のパターニング及び透明導電膜
のパターニングに背面露光を用いた自己整合法を用い、
さらにドレイン配線は表示電極パターニングに用いたレ
ジストによりリフトオフ形成するものであるので、７オ
トマスクの使用枚数を削減でき、これによって、７オト
マスク精度やそのアラインメント誤差に影響されず、特
に、互いに近接配置される表示電極とドレイン配線に対
して非常に高精度のパターニングが可能となる。従って
、本発明によれば、高開口率の高精細のアクティブマト
リクス表示装置を得ることができる。

【図面の簡単な説明】

第１図は本発明の製造方法によって得られるアクティブ
マトリクス表示装置のＴＰＴアレーの画業単位の平面図
、第２図（ｉ）〜（ｖｕｉ）は第１図のＴＰＴアレーの
製造工程をそのＢ−Ｂ線に沿って示す工程断面図、第３
図は第１図に表す付加容量電極９の工程を同図のｃ−ｃ
ｍに沿って示す断面図、第４図は本発明方法の他の実施
例を示す断面図、第５図（ｉｉ）及び（ｖｎｉ）は本発
明方法のさらに他の実施例を示す工程断面図、第６図（
ａ）及び（ｂ）は従来のＴＰＴアレーの画素単位の平面
図、及びそのＡ−Ａ線断面図である。 ｌ・・・透光性基板、２・・・ゲート電極部、３・・・
ゲート絶縁膜、４・・・半導体膜、５・・・不純物半導
体膜、６・・・表示電極、７・・・ソース電極、８・・
・ドレイン電極、９・・・付加容量電極、１０・・・チ
ャンネル保護絶縁膜、２０・・・ゲートライン、８０・
・・ドレインライン。 第１図

Claims (3)

【特許請求の範囲】
1. （１）透光性基板上に第１金属によりゲート電極部を備
   える複数本のゲート配線を形成する第１工程、 ゲート絶縁膜と半導体膜を成膜する第２工程、レジスト
   を塗布し、ゲート電極部を備える複数本のゲート配線を
   マスクとした基板背面からの露光により該ゲート配線位
   置以外のレジストを感光すると共に、基板表面からの露
   光処理によりゲート電極部以外のゲート配線位置のレジ
   ストを感光することによって、ゲート電極部にアイラン
   ド状のレジストを残存させ、該残存レジストをマスクに
   半導体膜をパターニングする第３工程、 透明導電膜を成膜した後レジストを塗布し、ゲート電極
   部を備える複数本のゲート配線をマスクとした基板背面
   からの露光により該ゲート配線の反転パターンをなすレ
   ジストを残存させ、該残存レジストをマスクに透明導電
   膜を一方向に分離するパターニング処理を行う第４工程
   、 レジストを塗布し、露光処理により複数本のドレイン配
   線に対する反転パターンのレジストを形成し、該レジス
   トをマスクに透明導電膜をドレイン配線に沿って分離し
   て画素単位の透明導電膜からなる多数の表示電極を得る
   パターニングを行う第５工程、 上記第５工程のレジストを残存させた状態で第２金属を
   全面に堆積し、該残存レジストにより第２金属からなる
   複数本のドレイン配線をリフトオフ形成する第６工程、 第３金属により多数のソース配線を形成する第７工程か
   らなるアクティブマトリクス表示装置の薄膜トランジス
   タアレーの製造方法。
2. （２）上記第６工程に於て、上記ソース配線とは独立し
   たアイランド状の第３金属からなる付加容量電極を上記
   ソース配線と同時に形成し、該電極の一部を上記透明電
   極と接続すると共にその他部を隣接ゲート配線上、ある
   いは該ゲート配線と同時に上記第１工程で形成した第１
   金属からなる付加容量対向配線上に延在せしめる請求項
   １記載のアクティブマトリクス表示装置の薄膜トランジ
   スタアレーの製造方法。
3. （３）上記第６工程に於て、上記ソース電極とは独立し
   た第３金属からなる補助ドレイン配線を第２金属からな
   る上記ドレイン配線上に積層形成する請求項１記載のア
   クティブマトリクス表示装置の薄膜トランジスタアレー
   の製造方法。