JPH03192915A

JPH03192915A - フリップフロップ

Info

Publication number: JPH03192915A
Application number: JP1333514A
Authority: JP
Inventors: Toshio Oura; 利雄大浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1991-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はフリップフロ、ブに関し、特に０ＭＯ８１相ス
タテイツクＤフリツプフロツプに関する。

〔従来の技術〕

この種のＤフリップフロップはクロック信号の立上りお
よび立下りの一方のエツジが現れる直前のデータを同エ
ツジに同期して出力、保持するものである。

第４図に従来例を示す、かかるＤフリップフロップハイ
ンバータ１００、及び０Ｒ−ＮＡＮＤゲート１０２及び
１０３と、ＡＮＤ−ＮＯＲゲート１０４及び１０５で構
成されている。クロック信号Ｃが“Ｌ″　（ロウ）レベ
ルの時にデータＤが０Ｒ−ＮＡＮＤゲート１０２及び１
０３で構成されるマスタラッチに取込ま８％０Ｒ−ＮＡ
ＮＤゲ−）１０２および１０３からは入力データＤの逆
相および同相データがそｈぞれ出力される。りロック信
号Ｃが“Ｌ″レベルら“Ｈ”　（ハイ）レベルに変わる
と０Ｒ−ＮＡＮＤゲート１０２及び１０３の各ＯＲゲー
トは閉じ、その時のデータを保持する。一方、ＡＮＤ−
ＮＯＲゲート１０４及び１０５のそれぞれのＡＮＤゲー
トは開き、これらで構成されるスレーブラッチはマスク
ラッチの出力を取り入れる。ＡＮＤ−ＮＯＲゲー）１０
４は０Ｒ−ＮＡＮＤゲート１０２の出力の逆相をデータ
出力端子Ｑに出力する。かくして、クロック信号Ｃの立
上りエツジに同期して同エツジ直前の入力データをデー
タ出力端子Ｑに出力して保持する。

第５図は他の従来例の回路図である。インバータ１１０
はクロック信号Ｃの逆相クロック信号てを作る働きをし
ている。クロック信号Ｃが“Ｌ”レベルの時にＮチャン
ネルＦＥＴＩＩＩ及ヒＰチャンネルＦＥＴ　１１２によ
り構成されるトランスフアゲ−）１２３がオンし、Ｎチ
ャンネルＦＥＴ１１５及びＰチャンネルＦＥＴ　１１６
により構成されるトランスファゲート１２４がオフする
ので、データＤがインバータ１１３に入力され、インバ
ータ１１４から入力データＤと同相データが出力される
。次にクロック信号ＣがＨ”レベルになると、トランス
ファゲート１２３はオフし、トランスファゲート１２４
はオンするので、インバータ１１４の出力をインバータ
１１３の入力に正帰還をかけてマスクラッチ部がデータ
を保持する。これと同時にＮチャンネルＦＥＴ１１７及
びＰチャンネルＦＥＴ１１８とで構成される。トランス
ファゲート１２５はオンして、ＮチャンネルＦＥＴ　１
２１及びＰチャンネルＦＥＴ１２３で構成されるトラン
スファゲート１２６はオフするのでインバータ１１４の
出力（マスタラッチの出力）がインバータ１１９に入力
１反転されインバータ１２０によってさらに反転されて
データ出力端子Ｑに出力される。クロック信号が“Ｌル
ベルになると、トランスファゲート１２５はオフし、ト
ランスファゲート１２６はオンするのでインバータ１２
０の出力がインバータ１１９に正帰還されスレーブラッ
チ部が出力データＱを保持する動作をする。かくして、
動作的には第４図のものと同一になる。

〔発明が解決しようとする課題〕

ここでＤフリップフロップを０Ｍ０８回路で構成すると
、よく知られているように０Ｍ０８回路では各論理ゲー
トについて入力信号数の２倍の素子（トランジスタ）が
必要である。したがって、第４図では、インバータ１０
０に２素子、０Ｒ−ＮＡＮＤゲー）１０２及び１０３に
共に６素子、ＡＮＤ−ＮＯＲゲート１０４及び１０５に
共に６素子それぞれ必要になるので計２６素子を必要と
する。このためこの回路の占有面積が大きくなる欠点が
ある。さらに、データＤの入力からデータＱの出力まで
の遅延時間が大きいという欠点もある。すなわち、クロ
ック信号Ｃの立上りに対するデータＤのセットアツプ時
間はインバータ１００の遅延時間と、０Ｒ−ＮＡＮＤゲ
ート１０３の遅延時間及び１０２の遅延時間の和であり
、クロック信号Ｃの立上りからのデータＱ出力までの遅
延時間はＡＮＤ−ＮＯＲゲート１０４及び１０５の遅延
時間の和で示される。０Ｒ−ＮＡＮＤゲートやＡＮＤ−
ＮＯＲゲートは直列になったＭＯＳＦＥＴにより構成さ
れるので、スイッチングスピードがインバータに比較し
て２倍〜３倍遅くなる。

つまりセットアツプ時間はインバータ遅延時間の約５〜
７倍であり、クロック信号Ｃ入力からデータＱ出力まで
の出力遅延はインバータ遅延時間の約４倍になるために
高速に動作できない。

一方、第５図に示す回路では、構成素子数が１８個であ
り、第４図に示す回路を構成するのに要する素子数に比
べて少なくできる。しかしながら、クロック信号Ｃの立
上り又は立下り時間が大きいとクロックＣとその反転ク
ロックでの位相差が大きくなり、すべてのトランスフア
ゲ−）１２３乃至１２６における少なくとも一方のＦＥ
Ｔが全て同時にオンし誤動作をもたらす場合がある。す
なわち、クロ、り信号Ｃの立上り時間が長く、“Ｌ″レ
ベルら“Ｈ”レベルへゆっくりト変ワるとすると、逆相
クロック信号ではインバータ１１０から生成されている
ので、クロ、りＣの電圧レベルがインバータ１１０の論
理しきい値を越えるまではインバータ１１０の出力は反
転せずＨ”レベルを出力し続ける。したがって、クロッ
クＣの電圧レベルがＮチャンネルＭＯＳＦＥＴのしきい
値電圧を越えインバータ１１０の論理しきい値に達する
までは、ＦＥＴＩ　１１，１１２゜１１５．１１７，１
２１および１２２がオン状態となる。クロック信号の電
圧レベルがインバータ１１０の論理しきい値に達しその
出力でか″Ｌ″レヘレベ方へ変化してＰチャンネルＭＯ
８ＦＥＴのしきい値電圧に達すると、ＦＥＴ１１６，１
１８もオン状態となり、すべてのＦＥＴがオン状態とな
る。そして、クロックＣが“Ｈ”レベル、反転クロック
でか“Ｌ”レベルとなると、トランスファゲート１２３
，１２６が閉じる。このように、クロックＣの“Ｌ”レ
ベルから“Ｈ″レベルの変化時にすべてのトランスファ
ゲート１２３乃至１２６の少なくとも一方のＦＥＴが同
時にオンとなり、その状態となっている時間はクロック
Ｃの立上りが遅いほど長くなる。このため、例えばスレ
ーブラッチ部が“Ｌ”をラッチ（すなわち、データ出力
Ｑが“Ｌ”）Ｌ一方“Ｈ”のデータ入力りが供給されて
いる状態でクロックＣがゆるやかに“Ｈ″レベル変化す
ると、マスタラッチ部からの“Ｈ″レベルスレーブラッ
チ部からの“Ｌ”レベルとが衝突することになり、その
結果、本来は”Ｈ″レベルのデータ出力Ｑが得られなけ
ればならないにもかかわらず、データ出力Ｑは“Ｌ”レ
ベルのままとなる場合がある。更に、クロック信号Ｃの
立上りからデータＱの出力までの遅延時間は、インバー
タ１１０の遅延時間とトランスフアゲ−）１２６がオフ
するまでの遅延時間とインバータ１１９及び１２０の遅
延時間の和となるのでインバータの５倍の遅延時間を生
じる欠点がある。

本発明の目的は、構成素子数をさらに減少させて占有面
積を減らし、かつデータ入力からデータ出力までに生じ
る遅延時間を短縮して高速化をはかったフリップフロッ
プを提供することにある。

〔課題を解決するための手段〕

本発明のフリップフロップは、データ入力端子と、デー
タ出力端子と、第１のインバータと、前記データ出力端
子に出力が接続された第２のインバータと、前記データ
入力端子と前記第１のインバータの入力との間に接続さ
れた一導電型の第１のＭＯＳＦＥＴと、前記第１のイン
バータの出力と前記第２のインバータの入力との間に接
続された逆導電型の第２のＭＯＳＦＥＴと、前記第１及
び第２のＭＯＳＦＥＴのゲートにクロ、り信号を共通に
供給する手段と、前記第１のインバータの出力を反転さ
せて入力に帰還し駆動能力が前記第１のＭＯＳＦＥＴよ
り小さい第３のインバータと、前記第２のインバータの
出力を反転させて入力に帰還し駆動能力が前記第２のＭ
ＯＳＦＥＴより小さい第４のインバータとから構成され
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。本フリップ
フロップは、トランスファゲートとしてのＰチャンネル
ＭＯ３ＦＥＴＩ、）ランスファゲートとしてのＮチャン
ネルＭＯＳＦＥＴ５、および４つのＣＭＯＳインバータ
２，６．９．１０ヲ有スル。ＭＯＳＦＥＴＩはデータ入
力端子りとインバータ２の入力との間に接続されゲート
にクロック信号Ｃが供給される。インバータ２の出力は
インバータ９を介して入力に帰還されマスタラッチとな
る。ＭＯＳＦＥＴ５はインバータ２の出力とインバータ
６の入力との間に接続されゲートにはクロック信号Ｃが
供給されている。インバータ６の出力はインバータｌＯ
を介して入力に帰還されスレーブラッチとなる。インバ
ータ６の出力がデータ出力端子Ｑとして取り出されてい
る。

インバータ９はＰチャンネルＭＯ３ＦＥＴ３及びＮチャ
ンネルＭＯＳＦＥＴ４で構成され、インバータ１０はＰ
チャンネルＭＯ８ＦＥＴ７及びＮチャンネルＭＯＳＦＥ
Ｔ８で構成されている。図示しないが、インバータ２，
６も同様にＰチャンネル及びＮチャンネルＭＯＳＦＥＴ
で構成されている。

ＭＯＳＦＥＴのチャンネル幅をＷ、チャンネル長をＬと
すれば、ＭＯＳＦＥＴ３のＷ／ＬはＭＯ８ＦＥＴＩのＷ
／Ｌの約１１５に設定され、ＭＯＳＦＥＴ４のＷ／Ｌは
ＭＯ３ＦＥＴＩのＷ／Ｌの約ｌ／１０に設定されている
。つまり、ＭＯＳＦＥＴ３及び４ともチャンネル幅Ｗは
小さく、チャンネル長りは大きく設定されており、これ
らでなるインバータ９の駆動能力はＦＥＴ１のそれより
も小さい。同様に、Ｐチャンネル型ＭＯ８ＦＥＴ７のＷ
／ＬはＮチャンネル型ＭＯ８ＦＥＴ５の約１／３に設定
され、Ｎチャンネル型ＭＯ３ＦＥＴ８のＷ／ＬはＮチャ
ンネル型ＭＯ８ＦＥＴ５の約１／３に設定され、Ｎチャ
ンネル型ＭＯ３ＦＥＴ８のＷ／ＬはＮ　＋　−？　７ネ
ル型ＭＯ８ＦＥＴ５のＷ／Ｌの約１１５に設定されてい
る。つまり、ＭＯＳＦＥＴ７及び８ともチャンネル幅Ｗ
を小さく、チャンネル長りを大きく設定されており、イ
ンバータｌＯの駆動能力はＦＥＴ５のそれよりも小さい
。

次に、本フリップフロップの動作を第２図のタイミング
図を用いて説明する。時点ｔ０でクロック信号Ｃが“Ｌ
″レベルあると、ＭＯＳＦＥＴ　１はオンしており、Ｍ
ＯＳＦＥＴ５はオフしている。

このとき、データ入力りが“Ｈ″レベルあると、ＭＯ８
ＦＥＴＩの出力は“Ｈ″レベルなり、インバータ２の出
力は“Ｌ”レベルとなる。インバータ９の出力は“Ｈ″
レベルなるからＭＯ８ＦＥＴＩの出力はＨ”レベルを保
持する。このとき、インバータ６の入力は“Ｌ″レベル
したがって出力Ｑは“Ｈルベルになっているとする。

時点ｔ１でデータ人力りが“Ｌ″レベルなると、これに
応答してＭＯ８ＦＥＴＩはインバータ２０入力を下げよ
うとする。このときＭＯＳＦＥＴ３はオン状態となって
いるが、前述のように、ＭＯＳＦＥＴ３のコンダクタン
スはＭＯ８ＦＥＴＩのそれよりも小さいから、ＭＯ３Ｆ
ＥＴＩが″Ｌ″レベルにする力の方がＭＯＳＦＥＴ３が
“Ｈ″レベルする力よりも強い。したがって、インバー
タ２の入力は入力データＤの“Ｌ”　レベルの変化に応
答して低下する。インバータ２０入力レベルがその論理
しきい値■１に達すると（時点ｔ２）、その出力はＨ”
レベルに反転し、ＭＯＳＦＥＴ３は完全にオフ状態、Ｍ
ＯＳＦＥＴ４は完全にオン状態になり、この結果ＭＯ８
ＦＥＴＩの出力は第２図のように急峻にＧＮＤレベル（
“Ｌ”レベル）になって、インバータ２の出力は完全に
Ｖ。Ｄレベル（“Ｈ″レベルになる。ここで、インバー
タ２の論理しきい値ｖ１は第２図に示すように電源電圧
■ＤＤの近くに設定されている。すなわち、ＭＯ８ＦＥ
ＴＩのスレッショールド電圧をｖＴ４、バックバイアス
効果によるスレッショールド電圧の変化分をΔ■０．と
すると、ＭＯ８ＦＥＴＩはインバータ２０入力を１Ｖｔ
ｐ＋Δｖ０，１のレベルまで低下させることができる。

したがって、原理的にはインバータ２の論理しきい値電
圧Ｖ１をそのレベル以上に設定しておけばインバータ２
はＭＯＳＦＥＴ１による入力レベルの低下によってその
出力を“Ｈ″レベル反転することができる。しかしなが
ら、ＭＯ８ＦＥＴＩによるインバータ２０入力レベル低
下スピードは上記１ｖ１．十ΔＶＴＰレベルに近づくに
従って非常に遅くなる。このため、インバータ２の論理
しきい値をそのレベル付近に設定すると動作スピードが
かなり低下する。

それ故に、インバータ２の論理しきい値Ｖ１を電源電圧
ｖＤｔ＋近に設定し、動作スピードの低下を防止してい
る。具体的には、ＩＶＴＰ＋ΔＶｔｐｌは電源電圧ｖＤ
Ｄが５ｖのとき２ｖ程度となるので、ｖｌとしては電源
電圧５ｖの７０％程度、すなわち約３．５ｖに設定して
いる。

時点ｔ、でクロック信号Ｃが“Ｈ”レベルになると、Ｍ
Ｏ８ＦＥＴＩはオフ状態になる。インバータ２とインバ
ータ９で入力データを保持しているから、インバータ２
の出力は“Ｈ″レベルままである。また、この時点ｔ、
でＭＯＳＦＥＴ５はオン状態になり、インバータ６の入
力を上げようとする。このときＭＯＳＦＥＴ８はオン状
態になっているが、前述のようにＭＯＳＦＥＴ８のコン
ダクタンスはＭＯＳＦＥＴ５のそれよりも小さいからＭ
ＯＳＦＥＴ５が″Ｈ″レベルにする力の方がＭＯＳＦＥ
Ｔ８が“Ｌ”レベルにする力よりも強い、したがって、
インバータ６の入力はＭＯＳＦＥＴ５によって上昇する
。

インバータ６の入力レベルがインバータ６の論理しきい
値ｖｔを越えると（時点１４）その出力は“Ｈ”　レベ
ルに反転する。この結果、ＭＯＳＦＥＴ８はオフ、ＭＯ
ＳＦＥＴ７はオン状態になって、インバータ６の入力は
第２図のように急峻にｖＤＤレベル（“Ｈ”レベル）に
なり、その出力は完全にＧＮＤレベル（“Ｌ”　レベル
）になる。

ここで、インバータ６の論理しきい値ｖ１は第２図のよ
うにＧＮＤレベルの近に設定されている。

すなわち、ＭＯＳＦＥＴ５のスレッショールド電圧をｖ
７８、バックバイアス効果によるその変化分をΔＶｔ’
ｓとすると、ＭＯＳＦＥＴ５はＶｔ＋ｔ＋　　（ＶｒＮ
＋ΔＶＴＮ）の電圧レベルまでインバータ６０入力を増
大させることができるが、その増大スピードはインバー
タ６の入力がその電圧レベルに近づくほど急激に低下す
る。それ故に、インバータ６の論理しきい値Ｖ２をＧＮ
Ｄレベルの近くに設定して、動作スピードの低下を防止
している。具体的には、５ｖの電源電圧ｖ１．Ｄに対シ
（Ｖ　ＴＮ　＋　ΔＶ　ＴＮ　）は約２Ｖであるので、
■、としてはｖＤＤの約３０％、すなわち１．５ｖ程度
に設定している。

時点ｔｓでデータ人力りが“Ｈ″レベルなっても、ＭＯ
８ＦＥＴｌはオフ状態のままなので、ＭＯ８ＦＥＴＩの
出力は変化しない。

時点ｔ、でクロック信号Ｃが“Ｌ″レベルなると、ＭＯ
ＳＦＥＴ５はオフ状態になるが、インバータ６と９によ
り“Ｈ″レベル出力データＱは保持され続ける。一方、
ＭＯ８ＦＥＴＩはオン状態になる。このとき、データ入
力りは″Ｈ″レベルであるので、ＭＯ８ＦＥＴＩはイン
バータ２の入力を上げようとする。ＭＯＳＦＥＴ４はオ
ン状態になっているが、前述のように、ＭＯＳＦＥＴ４
のコンダクタンスはＭＯ８ＦＥＴＩのそれよりも小さい
からＭＯ８ＦＥＴＩが“Ｈ”レベルにする力の方がＭＯ
ＳＦＥＴ４が“Ｌ”レベルにする力よりも強い。したが
って、インバータ２の入力はＭＯ８ＦＥＴＩによって“
Ｈ”レベルに向って上昇される。インバータ２０入力レ
ベルがインバータ２の論理しきい値ｖ１を越えると、そ
の出力は“Ｌ″レベル反転する。この結果ＭＯ３ＦＥＴ
４は完全にオン状態になって、ＭＯ８ＦＥＴｌの出力は
■ＤＤレベル（“Ｈ″レベルになり、インバータ２の出
力は完全にＧＮＤレベル（Ｌ”レベル）になる。ＭＯ８
ＦＥＴＩはそのゲート。

ソースがそれぞれ“Ｌ″　　″Ｈ″であり、また比較的
大きなコンダクタンスであるから、充分な駆動能力をも
ってインバータ２の入力を″°Ｈ″レベルに反転させる
。

時点ｔ、でクロック信号Ｃが“Ｈｎ　レベルになるとＭ
Ｏ８ＦＥＴＩはオフ状態になるが、インバータ２と９で
°゛Ｈ”の入力データを保持している。一方、ＭＯＳＦ
ＥＴ５はオンとなり、インバータ６０入力を″Ｌ″レベ
ルに下げようとする。

ＭＯＳＦＥＴ７はオン状態になっているが、前述のよう
に、ＭＯＳＦＥＴ７のコンダクタンスはＭＯＳＦＥＴの
５のそれよりも小さいからＭＯＳＦＥＴ５が“Ｌ”レベ
ルにする力の方がＭＯＳＦＥＴ７が“Ｈ”レベルにする
力よりも強い。したがって、インバータ６の入力は“Ｌ
”レベルに向って低下する。インバータ６０入力レベル
がインバータの論理しきい値ｖ２を越えると、その出力
はＨ”レベルに反転する。この結果ＭＯ８ＦＥＴ８は完
全にオン状態になって、ＭＯＳＦＥＴ５の出力は第２図
のように急峻にＧＮＤレベル（″Ｌルベル）になって、
インバータ６の出力は完全にＶ□レベル（“Ｈ”レベル
）になる０Ｍ０８ＦＥＴ５はそのゲート、ソースが“Ｈ
”“Ｌ”であり、大きなコンダクタンスをもつので、充
分な駆動能力でインバータ６０入力を″Ｌ″レベルにす
る。

時点ｔ、でクロック信号Ｃが“Ｌ″レベルなると、ＭＯ
ＳＦＥＴ５はオフ状態になり、インバータ２とｌＯで出
力データを保持する。

このように本実施例によるフリップフロップは１相クロ
ツクＣの立上りに同期して入力データを出力し保持する
０ＭＯ８構成のＤフリップフロップであり、わずか１０
素子で構成されている。しかも、クロック信号Ｃの立上
りにもとづいてデータのセットアツプ時間は、ＭＯＳＦ
ＥＴ１の遅延時間とインバータ２の遅延時間の和である
。またクロック信号Ｃの立上りからデータ出力までの遅
延時間は、ＭＯＳＦＥＴ５の遅延時間とインバータの遅
延時間の和である。したがって、クロック信号Ｃの立上
りからデータＱ出力までの遅延時間はインバータの遅延
時間の２．５倍程になり、高速に動作する。また、クロ
ックＣの立上り又は立下りがゆるやかに変化してＭＯ８
ＦＥＴＩ、５が同時にオンとなっても、前述したＦＥＴ
１．５とインバータ９，１０の駆動能力の関係から誤動
作は生じない。

第３図は本発明の他の実施例を示す回路図である。本フ
リップフロップはクロック信号Ｃの立下りに同期して入
力データを出力し保持する。すなわち、第１図に示した
一実施例の回路のマスクラッチとスレーブラッチをとり
かえた構成になっている。

クロック信号Ｃの立下りエツジの現れる直前の入力デー
タＤをとりこんで立下りエツジの現れる時点から一周期
間データＱとして出力する動作を行いスタティックにデ
ータを保持するＤフリップフロップである。一実施例の
第１図と同じ＜１０素子の０ＭＯ３で構成することがで
きる。なお、各トランジスタのコンダクタンスおよびイ
ンバータの論理しきい値は上記動作において若干変更す
ることができる。

〔発明の効果〕

以上のとおり、本発明は、第１のインバータとその入力
および出力に出力および入力がそれぞれ接続された第２
のインバータを有する回路を２組設け、データ入力端子
と一方の回路との間および二組の回路間にそれぞれ互い
に異なる導電型のＭＯＳＦＥＴを接続してこれらのゲー
トにクロックを共通に供給しているので、従来例に比し
て構成素子が削減され、かつデータ入力からデータ出力
までの遅延時間を約２倍に短くすることができる。

素子数が少ないことは配線に要する面積を小さくできる
ため半導体チップ上で占有する面積を従来例に対し７０
〜５５％も削減可能とすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミング図、第３図は本発明の他の実施例
の回路図、第４図は従来例の回路図、第５図は他の従来
例の回路図である。ｌ・・・・・・Ｐチャンネル型ＭＯ８ＦＥＴ、５・・・
・・・Ｎチャンネル型ＭＯ８ＦＥＴ、２，６，９．１０
・・・・・ＣＭＯＳインバータ。

Claims

【特許請求の範囲】

データ入力端子と、データ出力端子と、第１のインバー
タと、前記データ出力端子に出力が接続された第２のイ
ンバータと、前記データ入力端子と前記第１のインバー
タの入力との間に接続された一導電型の第１のＭＯＳＦ
ＥＴと、前記第１のインバータの出力と前記第２のイン
バータの入力との間に接続された逆導電型の第２のＭＯ
ＳＦＥＴと、前記第１および第２のＭＯＳＦＥＴのゲー
トにクロック信号を共通に供給する手段と、前記第１の
インバータの出力を反転させて入力に帰還し駆動能力が
前記第１のＭＯＳＦＥＴより小さい第３のインバータと
、前記第２のインバータの出力を反転させて入力に帰還
し駆動能力が前記第２のＭＯＳＦＥＴより小さい第４の
インバータとを有することを特徴とするフリップフロッ
プ。