JPH03198420A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH03198420A JPH03198420A JP1339655A JP33965589A JPH03198420A JP H03198420 A JPH03198420 A JP H03198420A JP 1339655 A JP1339655 A JP 1339655A JP 33965589 A JP33965589 A JP 33965589A JP H03198420 A JPH03198420 A JP H03198420A
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- JP
- Japan
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- circuit
- output
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- circuits
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Links
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理集積回路に関し、特に電流切換型論理回路
を搭載した半導体装置に関する。
を搭載した半導体装置に関する。
従来の電流切換型論理回路には、２種類の入出力論理レ
ベルのものがあるが、一つの電流切換型論理回路におい
ては入出力論理レベルは固定されている。
ベルのものがあるが、一つの電流切換型論理回路におい
ては入出力論理レベルは固定されている。
上述した従来の電流切換型論理回路は、１種類の論理レ
ベルのみを有しているので論理レベルの異なる２種類の
ものを混用した場合若干のレベル差等が存在するため、
動作マージンの縮小がはなはだしい場合は誤動作すると
いう欠点が有った。
ベルのみを有しているので論理レベルの異なる２種類の
ものを混用した場合若干のレベル差等が存在するため、
動作マージンの縮小がはなはだしい場合は誤動作すると
いう欠点が有った。
本発明の論理集積回路は、基準電圧設定信号と電源電圧
を比較する比較回路と、前記比較回路の出力信号で択一
的に駆動される第１基準電圧発生回路及び第２基準電圧
発生回路と、前記第１基準電圧発生回路及び第２基準電
圧発生回路の出力端の共通接続点の電位をしきい電圧と
する論理回路と、前記論理回路の出力端に並列に接続さ
れた第１出力回路及び第２出力回路と、前記比較回路の
出力信号を受けて前記第１出力回路及び第２出力回路の
いずれか一方を選択して駆動状態にする出力切換回路と
を有するというものである。
を比較する比較回路と、前記比較回路の出力信号で択一
的に駆動される第１基準電圧発生回路及び第２基準電圧
発生回路と、前記第１基準電圧発生回路及び第２基準電
圧発生回路の出力端の共通接続点の電位をしきい電圧と
する論理回路と、前記論理回路の出力端に並列に接続さ
れた第１出力回路及び第２出力回路と、前記比較回路の
出力信号を受けて前記第１出力回路及び第２出力回路の
いずれか一方を選択して駆動状態にする出力切換回路と
を有するというものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の構成を示すプロ、り図、第２図は本発
明の一実施例を示す回路図である。
明の一実施例を示す回路図である。
比較回路ｌは、電源電゛圧ＶＥＥを抵抗比ｔ、ａＺで分
割し、基準電圧設定信号入力端子９の電位と比較する。
割し、基準電圧設定信号入力端子９の電位と比較する。
第１基準電圧発生回路２はある基準電圧ＶＲＩを発生す
る回路であり、第２基準電圧発生回路３は他の基準電圧
Ｖ凡２（温度補償されているものとする）を発生する回
路である。入力回路４はＥＣＬ型論理回路で、入力信号
端子１１の電位を、第１基準電圧発生回ｗ！５２及び第
２基準電圧発生回路３の出力端の共通接続点の電位をし
きい電圧として増幅し、内部回路５（ＥＣＬ型論理回路
）に供給する。内部回路５の出力端に並列に接続された
第１出力回路７．第２出力回路８はいずれも電流切換型
回路とその出力信号をエミッタホロワで取り出すトラン
ジスタとで構成されている。なお、第２出力回路８には
、逆並列に接続されたダイオードＤｌ、Ｄ２及び抵抗Ｒ
ＩＯからなる温度補償回路がついている。出力切換向ｗ
Ｉ６は、比較回路ｌの出力信号を受けて、第１出力回路
７゜第２出力回路８のいずれか一方を選択して駆動状態
にする回路である。
る回路であり、第２基準電圧発生回路３は他の基準電圧
Ｖ凡２（温度補償されているものとする）を発生する回
路である。入力回路４はＥＣＬ型論理回路で、入力信号
端子１１の電位を、第１基準電圧発生回ｗ！５２及び第
２基準電圧発生回路３の出力端の共通接続点の電位をし
きい電圧として増幅し、内部回路５（ＥＣＬ型論理回路
）に供給する。内部回路５の出力端に並列に接続された
第１出力回路７．第２出力回路８はいずれも電流切換型
回路とその出力信号をエミッタホロワで取り出すトラン
ジスタとで構成されている。なお、第２出力回路８には
、逆並列に接続されたダイオードＤｌ、Ｄ２及び抵抗Ｒ
ＩＯからなる温度補償回路がついている。出力切換向ｗ
Ｉ６は、比較回路ｌの出力信号を受けて、第１出力回路
７゜第２出力回路８のいずれか一方を選択して駆動状態
にする回路である。
次に動作について説明する。
ＶＥＥ＝−５，２Ｖのとき、トランジスタＱｌのペース
電位より高い電位を基準電圧設定信号入力端子９に与え
ると、トランジスタＱｌはオフとなり、トランジスタＱ
２はオンとなる。トランジスタＱ３のペース電位は低く
なりトランジスタＱ３はオフとなる。トランジスタＱ４
のペース電位は接地電位となりトランジスタＱ４はオン
となり、第２基準電圧発生回路３が駆動され基準電圧■
几２を入力回路４．内部回路５．第１出力回路７．第２
出力回路に供給する。又、トランジスタＱ７のペース電
位は接地電位より抵抗Ｒ４の電圧降下分だけ低くなって
いるが、その電位より基準電圧ＶＲ３を高くしておくと
Ｑｌはオフ、Ｑ８はオンとなり、トランジスタＱ１４の
ペース電位が低下してＱｌ４はオフとなる。従って出力
端子１２の電位は第２出力回路８のトランジスタＱ１５
のエバツタ電位で与えられる。第２出力回路が選択され
るわけである。
電位より高い電位を基準電圧設定信号入力端子９に与え
ると、トランジスタＱｌはオフとなり、トランジスタＱ
２はオンとなる。トランジスタＱ３のペース電位は低く
なりトランジスタＱ３はオフとなる。トランジスタＱ４
のペース電位は接地電位となりトランジスタＱ４はオン
となり、第２基準電圧発生回路３が駆動され基準電圧■
几２を入力回路４．内部回路５．第１出力回路７．第２
出力回路に供給する。又、トランジスタＱ７のペース電
位は接地電位より抵抗Ｒ４の電圧降下分だけ低くなって
いるが、その電位より基準電圧ＶＲ３を高くしておくと
Ｑｌはオフ、Ｑ８はオンとなり、トランジスタＱ１４の
ペース電位が低下してＱｌ４はオフとなる。従って出力
端子１２の電位は第２出力回路８のトランジスタＱ１５
のエバツタ電位で与えられる。第２出力回路が選択され
るわけである。
次に、ＶＥＥ” ５ｖのとき、トランジスタＱｌのペ
ース電位より低い高位を基準電圧設定信号入力端子９に
印加すると、トランジスタＱ３がオンし、基準電圧■ル
ｌが選択され、第１出力回路７が選択される。
ース電位より低い高位を基準電圧設定信号入力端子９に
印加すると、トランジスタＱ３がオンし、基準電圧■ル
ｌが選択され、第１出力回路７が選択される。
以上、ＶＥＥ＝−５，２Ｖのとき、基準電圧■几２、第
２出力回路８が選択され、ＶＥＥ＝−５Ｖのとき基準電
圧ＶＲｔ、第１出力回路７が選択される場合について説
明したが、ＶＥＥ＝−５，ＯＶのとき、基準電圧ｖｇｔ
、第１出力回路７が選択され、ＶＥＥ ＝−５，２Ｖ６
Ｄ、！：ｉ！！、基準電圧ＶＲ，２、第２出力回路８が
選択されるような動作も可能であるのはいうをまたない
。
２出力回路８が選択され、ＶＥＥ＝−５Ｖのとき基準電
圧ＶＲｔ、第１出力回路７が選択される場合について説
明したが、ＶＥＥ＝−５，ＯＶのとき、基準電圧ｖｇｔ
、第１出力回路７が選択され、ＶＥＥ ＝−５，２Ｖ６
Ｄ、！：ｉ！！、基準電圧ＶＲ，２、第２出力回路８が
選択されるような動作も可能であるのはいうをまたない
。
以上説明したように本発明は、電流切換型論理回路に電
源電圧の比較回路と、２系統の基準電圧発生回路及び出
力回路を設ける事により２種類の使用電源電圧、入出力
論理レベルの異なる論理回路に組込み可能な論理集積回
路が得られる効果がある。
源電圧の比較回路と、２系統の基準電圧発生回路及び出
力回路を設ける事により２種類の使用電源電圧、入出力
論理レベルの異なる論理回路に組込み可能な論理集積回
路が得られる効果がある。
第１図は本発明の構成を示すブロック図、第２図は本発
明の一実施例の回路図である。 ｌ・・・・・・比較回路、２・・・・・・第１基準電圧
発生回路、３・・・・・・第２基準電圧発生回踊、４°
°°゛°°入力回路・５・・・・・・内部回路、６・・
・・・・出力切換回路、７・・・・・・第１出力回路、
８・・・・・・第２出力回路、９・・・・・・基準電圧
設定信号入力端子、１０・・・・・・電圧切換信号線、
１１・・・・・・入力信号端子、１２・・・・・・出力
信号端子、ＤＩ、Ｄ２・・・・・・ダイオード、■１〜
１４・・・・・・定電流源、Ｑｌ−Ｑｌ５・・・・・・
トランジスタ、Ｒ１−Ｊ’Ｌ１ｏ０９９６．、抵抗、Ｖ
几１〜ＶＲ３・・・・・・基準電圧。
明の一実施例の回路図である。 ｌ・・・・・・比較回路、２・・・・・・第１基準電圧
発生回路、３・・・・・・第２基準電圧発生回踊、４°
°°゛°°入力回路・５・・・・・・内部回路、６・・
・・・・出力切換回路、７・・・・・・第１出力回路、
８・・・・・・第２出力回路、９・・・・・・基準電圧
設定信号入力端子、１０・・・・・・電圧切換信号線、
１１・・・・・・入力信号端子、１２・・・・・・出力
信号端子、ＤＩ、Ｄ２・・・・・・ダイオード、■１〜
１４・・・・・・定電流源、Ｑｌ−Ｑｌ５・・・・・・
トランジスタ、Ｒ１−Ｊ’Ｌ１ｏ０９９６．、抵抗、Ｖ
几１〜ＶＲ３・・・・・・基準電圧。
Claims (1)
- 基準電圧設定信号と電源電圧を比較する比較回路と、前
記比較回路の出力信号で択一的に駆動される第１基準電
圧発生回路及び第２基準電圧発生回路と、前記第１基準
電圧発生回路及び第２基準電圧発生回路の出力端の共通
接続点の電位をしきい電圧とする論理回路と、前記論理
回路の出力端に並列に接続された第１出力回路及び第２
出力回路と、前記比較回路の出力信号を受けて前記第１
出力回路及び第２出力回路のいずれか一方を選択して駆
動状態にする出力切換回路とを有することを特徴とする
論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339655A JPH03198420A (ja) | 1989-12-26 | 1989-12-26 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339655A JPH03198420A (ja) | 1989-12-26 | 1989-12-26 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03198420A true JPH03198420A (ja) | 1991-08-29 |
Family
ID=18329555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339655A Pending JPH03198420A (ja) | 1989-12-26 | 1989-12-26 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03198420A (ja) |
-
1989
- 1989-12-26 JP JP1339655A patent/JPH03198420A/ja active Pending
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