JPH03200121A - 薄膜トランジスタアレイのアナログ試験方法及び装置 - Google Patents

薄膜トランジスタアレイのアナログ試験方法及び装置

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JPH03200121A
JPH03200121A JP2306940A JP30694090A JPH03200121A JP H03200121 A JPH03200121 A JP H03200121A JP 2306940 A JP2306940 A JP 2306940A JP 30694090 A JP30694090 A JP 30694090A JP H03200121 A JPH03200121 A JP H03200121A
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gate
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レスリー・チャールス・ジェンキンス
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    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、−船釣には、薄膜トランジスタおよび液晶表
示アレイを試験するための方法および装置に関し、より
詳細には、ＴＦＴ／ＬＣＤセル・コンデンサに電荷を与
え、短時間経過後にそのコンデンサに保持された電荷を
測定するための方法および装置に関する。
（従来の技術および発明が解決しようとする課題）上記
のようなアレイを液晶表示パネル（ＬＣＤ）に組立てる
に先立ち、Ｌ　ＣＤ内の全セルを試験するのが望ましい
。この試験を行うことにより、不合格となるアレイに対
する位置合わせ、組立て（アッセンブリ）および充填の
費用を省ける。通常、１つのセルは１つの薄１９トラン
ジスタ（ＴＰＴ）と、１つのコンデンサの一方の電極と
して電気的に形成可能な１つのバッドとからなる。した
がって、電気的に、このセルは、ソースに直列セル容量
が付加された１つのＴＰＴとして表現される。このアレ
イ内の各りのセルを試験したので費用が高くつき時間が
かかるため、アレイの境界上の試験領域に位置する個々
のセルを用いてプリアッセンブリ試験を行うのが通例と
なっている。このプリアッセンブリ試験ではハス連続性
、個々のトランジスタの機能性またはインジウム−すず
酸化物（ＩＴｏ）に対する接触性に対する検査を行わな
いので、この種のプリアッセンブリ試験にバスしてもデ
イスプレィとしての許容水準には達しないアレイが出る
おそれがある。したがって、アレイが適正に動作するこ
とを保証するためにアレイ内の各セルを迅速かつ経済的
に試験できる方法および装置が提供されれば好都合であ
る。そして、そのような方法および装置によって個々の
セルの動作特性に関する情報が与えられれば、より好都
合である。通常、アッセンブリに先立って試験を行う時
、デイスプレィのバックプレートは適正な位置になく、
これがためにセルの容量が減少し、そこに蓄積されてい
る電荷の測定が一層難しくなる。
アレイ内の個々の素子を試験する従来の方法はアレイを
機械的にプローブするステップを含むものである。例え
ば、機械式プローブを用いることでソースおよびドレイ
ンのパッドに゛？クセスするごとができる。ソースおよ
びドレインのバンドに一層アクセスすることによって、
個々のＴＰＴの状態を決定することができる。しかしな
がら、残念なことに、この試験方法は、時間が非常にか
かり、またアレイを物理的に損傷することもある。
このため、機械的に位置決めされたプローブを用い、実
験的な小領域アレイについてデイスプレィ・セル・トラ
ンジスタの試験を行っているのが現状である。したがっ
て、トッププレート（逆電穫）を適正位置番こ合わせな
くても大きなアレイ上の全トランジスタ、ＩＴＯ接点、
ゲートラインおよびＩ・レインラインを試験することが
できれば好都合である。そして、試験を受けるセルの任
意の箇所に物理的な接触を及ぼすことなく、アレイ内の
個々の素子を試験し、有用なアナログ情報を得ることが
できれば、さらに好ましいことである。
（課題を解決するための手段） 本発明においては、ＴＦＴ／ＬＣＤセル・コンデンサ上
の電荷を検出する検知回路は、データラインを介してＴ
ＰＴ／ＬＣＤセル・コンデンサに付加された第１の積分
回路を備え、該データラインは薄膜トランジスタを介し
て該セル・コンデンサに接続される。この薄膜トランジ
スタはゲート、ドレインおよびソースを有し、該ソース
はセル・コンデンサに接続され、該ドレインはデータラ
インに接続される。第１のゲート供給電圧は薄膜トラン
ジスタのゲートを駆動するようになされる。
また、リセット回路が積分回路をリセットするようにな
される。さらに、該電荷の測定に先立ち前記セル・コン
デンサを充電する手段、例えばデータラインにスイッチ
可能に付加される調整可能の電源電圧が設けられる。
より詳細には、入力端子および出力端子を備えるととも
に、非反転入力端子、反転入力端子および出力端子を有
する演算増幅器を備えた薄膜トランジスタ試験回路装置
について説明する。この演算増幅器の出力端子は前記試
験回路の出力端子に接続され、前記非反転端子はアース
電位に接続される。前記反転端子と前記演算増幅器の出
力端子の間には積分回路が接続される。第１の電位と前
記試験回路入力端子の間には第１のスイッチが接続され
る。前記反転入力端子に前記試験回路が接続される。前
記反転入力端子と前記試験回路の出力端子との間ご前記
積分コンデンサにリセット回路が接続される。
本発明はさらに、例えばハックプレートを取り付ける前
のＬ　ＣＤのセルのような部分的に構成された電子回路
を試験する方法を含む。この部分電子回路は、例えばセ
ルバンド電極のような接点電極のアレイと、例えばゲー
ト電極のようなアドレス電極のプレイとを備える。アド
レス電極は接点電極に電気的に接続される。この方法は
、該部分回路に、例えば少なくとも第１の接点電極に沿
って延在しかつそれから離間され°Ｃいる隣接データ電
極のような試験電極を設けるステ・ノブと、第１の接点
Ｔｉ、極と試験電極との間の容量を測定するステップと
を存する。
ゲートラインを介してゲート端子に接続されたゲートと
、ソース端子を介して液晶セル・コンデンサバンドに接
続されたソースと、データラインを介し′Ｃ試験回路に
接続されたトレインとを有する薄膜トランジスタを上記
の試験回路を用いて試験する方法は、次のような諸ステ
ップを有する。
即ち、プロセスを開始するため積分器をリセットし、第
３のスイッチを閉成し、第１のスイッチを閉成する。次
に、少なくともデータラインの時定数に対応する第１の
所定の時間だけ待つ。次に、前記薄膜トランジスタをオ
ンにバイアスするのに十分な電圧を前記ゲート端子に付
与する。次に、前記薄膜トランジスタがセル容量を充電
するための少なくとも試験時間（即ち、前記のセルの充
電時間）に対応する第２の所定時間だけ待つ。次に、前
記薄膜トランジスタをオフにバイアスするのに十分な電
圧を前記ゲート端子に付与する。前記薄膜トランジスタ
はいったんオフにバイアスされると、通常動作の期間中
セルのホールド時間に対応する時間期間だけオフ状態に
保持される。この時間期間中に、前記試験回路は、前記
セルに蓄積された電荷の測定のために前記積分器を１！
備させるようリセットされる。この蓄積電荷は、前記薄
膜トランジスタをターンオンするのに十分な電圧を前記
ゲートに付与することにより測定される。次に、少なく
とも前記セル・コンデンサから電荷を積分する前記演算
増幅器へ備前を移すために十分な所定時間だけを待つ。
次いで、前記薄膜トランジスタをターンオンするのに十
分な電圧を前記ゲートに付与する。次いで、前記ゲート
ラインの８０時定数に対応する所定時間だけ待つ。そし
て、前記出力ノードの電圧をサンプリングする。
本発明の新規な特許請求の範囲に記載されている。しか
し、本発明の他の目的および利点並びに構成および動作
力法に関する本発明自体の特徴が、添付図面と関連した
以下の説明に基づいて十分に理解されよう。
（実施例） 本発明は、’１ｉｉＨＪランジスタ／液晶デイスプレィ
（ＴＦＴ／ＬＣＤ）アレイ内の個々のセルを特徴付けす
る方法を含む。この方法においては、トランジスタのし
きい電圧および相互コンダクタンスに関する情報と一緒
に各トランジスタの状態が表示される。加えて、各セル
の漏れ電流およびＣＧｆｆを測定するごとができる。こ
の方法は、故障分析試験、プロセス変化試験および生産
ライン試験に有用である。
第１図において、薄膜トランジスタ（ＴＰＴ）１１０は
、ソース接点１１２、ドレイン接点１１４およびゲート
接点１１６を有する。ソース接点１１２は、例えばイン
ジウムずず酸化物（ＩＴＯ）からなる液晶デイスプレィ
（ＬＣＤ）バッド１２０に電圧を供給する。ドレイン接
点１１４はデータライン１１Ｂに接続される。ゲート接
点１１６はゲートライン１２２に接続される。以上の構
成をセルと称する。ＴＦＴ／ＬＣＤアレイはそのような
セルを多数有する。各セルは、独特のゲートライン／デ
ータライン結合によってアドレス可能である。こうして
、各セルは個別的にアクセス可能でかつ試験可能である
。ゲートライン１２３およびデータライン１１９は、第
１図に図示されていない特別のセル位置をアクセスする
ために用いられる。
第２図は、典型的なＴＦＴ／ＬＣＤセルに本発明を適用
した一実施例の回路図である。このＴＦＴ／ＬＣＤセル
は、第１図に関して上述したセルと類似のもので、第２
図では概略的に示されている。第２図において、薄膜ト
ランジスタ（ＴＰＴ）２１０は、ソース接点２１２、ド
レイン接点２１４およびゲート接点２１６を有する。ソ
ース接点２１２は、第２図におい”ζコンデンサ２２０
として示されている液晶デイスプレィ（ＬＣＤ）パッド
に電圧を供給する。ＴＦＴ／ＬＣＤセルのなかには該Ｌ
ＣＤバ。
ドと並列に蓄積容量を有するものもある（第７図のコン
デンサ７２１を参照のごと）。したがっ“ζ、これらの
蓄積コンデンサはコンデンサ２２０の容￥に寄与するも
のごある。トレイン接点２＋４はデータライン２１８に
接続される。ゲート接点２１６はゲートライン２２２に
接続される。第２図中のＣＯＤは、トランジスタ２１０
のゲート−ソース容量を表す。
フロントプレート無しで個々のセルトランジスタを試験
するためには、Ｌ　ＣＤパッド１２０の寄生容品にＭ積
されている電荷の大きさを検出する必要がある。第１図
に示すような典型的大形デイスプレィの個々のセルにつ
い゛ζ詳細に検討づる。第１図に示されるセルにおいて
、ＬＣＤパッド１２０のみがトランジスタのソースに対
して接続されている。このパッドから隣のゲートライン
およびドレインラインへの寄生容量は、第２図に示され
るようにコンデンサ２２０に含まれζいる。
第２図には、良好な解像度で小電荷量を測定できるよう
Ｇこした本発明ζこよる検知回路２３０が示され”でい
る。この実施例Ｇこおいて、演算増幅器２３４、コンデ
ンサ２３２およびスイッチＳ３は、リセット可能な積分
器を構成する。この演算増幅器２３４は、反転入力２４
０と非反転入力２４２を有する。非反転入力２４２はア
ース電位に接続されている。反転入力２４０は、積分コ
ンデンサ２３２およびスイッチＳ３を介して演算増幅器
出力２４４に接続される。演算増幅器出力２４４は出力
端子２３８に接続される。スイッチＳ２は、反転入力２
４０を入力端子２３６に接続−４る。
スイッチＳｔは、出力端子２３６とスイッチＳ２を電源
電圧■。に接続する。入力端子２３６は検知回路２３０
をデータライン２１Ｈに接続−３る。ゲートライン２２
２は電′ａ電圧■。をトランジスタ２１０のゲート２１
６に接続する。スイッチＳｔ、Ｓ２はトルイン接点２１
４に印加される電圧を制御するために用いられる。スイ
ッチＳ３は積分器２８０をリセットするために用いられ
る。Ｒｏはデータライン２１８の分布抵抗を表す。Ｃ８
はデータライン２１８の分布容量を表す。Ｒ，はゲート
ライン２２２の分布抵抗を表す。Ｃ０はゲート２２２の
分布容量を表す、Ｃ，、はトランジスタ２１０のゲート
−ドレイン容量である。なお、本発明で必要とされるコ
ンデンサ２２０の接地は、例えば第１図において該コン
デンサに隣接するデータライン１２３または同しく隣接
するゲートライン１１９あるいはこれら両方を接地する
ことによって行うことができる。このことは、第４図お
よび第６図に示す実施例にも同様にあてはまる。
本発明によるＴＦＴ／ＬＣＤセルの試験方法の一実施例
においては、１つのセルの機能品質、すなわち電荷を蓄
積するセル能力を決定するために第２図の回路を用いる
ことができる。第３図は、第２図に示す本発明の実施例
を用いて本発明によるＴＰＴ／ＬＣＤを試験する方法に
ついてのタイミング図である。
第３図は、本発明の一実施例による試験シーケンスの図
である。このタイミング図は、第２図のスイッチおよび
１ｉ′ｇ回路に供給される信号のシーケンスを示してい
る。第３図において時刻Ｔ１の前に、スイッチＳ１は開
き、スイッチＳ２も開き、スイッチＳ３もまた開き、Ｖ
Ｇはほぼアース電位にあり、■、もほぼアース電位にあ
る。時刻Ｔ１で、スイッチＳ３は閉して、検知回路２３
０の出力を零にリセットする。また、時刻Ｔ１で、トラ
ンジスタ２１０がオンのとき、■。はコンデンサ２２０
を充電するのに十分な値（例えば、デイスプレィの正常
動作中にデータラインを駆動するために用いられる最大
データ電圧）に設定される。普通のデイスプレィにおい
て、このデータライン電圧は約１０ボルトでありうる０
時刻Ｔ２で、スイッチＳ１が閉して、■。をデータライ
ン２１８に接続し、ドレイン２１４をバイアスする。時
刻Ｔ３で、■ｏはトランジスタ２１０をターンオンする
のに十分な値、例えばトランジスタ２１０のしきい電圧
（約１５ボルト）の５倍の電圧値を越える値に設定され
、これによってゲートライン２２２を介してゲート接点
２１６がバイアスされ、トランジスタ２１０がターンオ
ンする。
時刻Ｔ４で、■６はトランジスタ２１０をターンオンす
るのに必要な電圧以下に下がる。これにより、ゲートラ
イン２２２を介してゲート接点２１６に供給される電圧
が減少し、トランジスタ２１０がターンオフする。時刻
Ｔ５で、■ｏは例えばほぼアース電位近くまで下がり、
これによりデータラインの分布容１ｔ（ＣＤ）上の電荷
を放電せしめる。時刻Ｔ６で、スイッチＳ１は開き、電
ｄＩ電圧Ｖ、をデータラインから切り離す。時刻Ｔ７で
、スイッチＳ２は閉し、トランジスタ２１０を演算増幅
器２３４に接続せしめ、検知動作のため検知増幅器２３
０を立ち上げる。時刻Ｔ８で、スイッチＳ３が開き、こ
れによりデータライン２１８からの電流によってコンデ
ンサ２３２の充電が開始される。時刻Ｔ９で、■。
はトランジスタ２１０をターンオンするのに十分な電圧
まで増加する。時刻ＴＩＯで、■、はトランジスタ２１
０をターンオフするのに十分な電圧まで低減する。
第３圀に示す本発明の実施例において、時刻Ｔ９と時刻
Ｔ１０間の期間を積分期間と称する。試験精度を保証す
るため、この積分期間の長さを少なくともセルの時定数
の４倍の値にするのが通例である。このセル時定数は、
例えば、試験セルのソース・ドレイン抵抗Ｒ１１および
セル容量（第２図のコンデンサ２２０）を測定すること
により、概算される。この積分期間中、スイッチＳ２は
閉じ、スイッチＳ１は開き、これにより演算増幅器２３
４は、演算増幅器２３４の反転入力２４０と非反転入力
２４２間の見掛けのアース接地によるアース電位にドレ
インラインを保持する。したがって、この期間中、コン
デンサ２３２に転送される電荷はコンデンサ２２０から
除去された電荷にほぼ等しい、演算増幅器２３４の反転
入力２４０は見掛けのアースであるから、ドレインライ
ンの分布容量ＣＤに電荷は蓄積されていない、しかしな
がら、ドレインライン分布抵抗Ｒ０とこの容量とによっ
て、時定数（すなわちコンデンサ２３２を充電しコンデ
ンサ２２０を放電するのに必要な時間）が増大し、した
がって積分期間が増大するごとになる。
積分期間中に、出力端子２３８の電圧は、時刻Ｔ９でゲ
ートがバイアスされた時にＣＧＤの電圧上昇を補償する
のに必要な電荷と、容量Ｃ２のコンデンサ２２０から除
去された電荷とに応して変化する。しかしＴＩＯで、電
圧Ｖ、を下げることにより、トランジスタ２１０がター
ンオフする。この電圧■。
は、ＣＯＤより電荷を除去し、第３図に示す出力端子２
３８の電圧を低減する。したがって、時刻ＴＩＯ以後は
、出力端子２３８の電圧は、ホールド期間（Ｔ９）の終
端時にコンデンサ２２０に蓄積されている電荷にほぼ比
例することになる。この出力電圧をアナログ−ディジタ
ル変換器によってディジタルワードに変換するごとが可
能であり、またこの出力電圧を用いてセルの種々のパラ
メータを分析することもできる。この試験は、個々のセ
ルに対して多数回繰り返され、任意の過渡エラーの平均
がとられる。加えて、適切なゲートラインおよヒテータ
ラインを選択することで、デイスプレィの外部バッドを
アクセスしてアレイ内の任意のセルを試験するごとがで
きるつ 検知回路がアレイ上の全てのデータラインに接続されて
いる場合、与えられたゲートライン上の全てのトランジ
スタを同時に試験することができる。各トランジスタに
対する基本機能の検査は約１ミリ秒を要する。従って、
本発明の方法を用いると、１０００　ｘ　１０００のア
レイを１秒で試験することができる。
理解されるように、時刻ＴＩＯ以後に出力端子２３８に
生ずる電圧の一部は、試験備品の寄生容量に起因してい
る。しかし、この寄生容量の効果は測定可能であり、こ
の効果分を出力端子２３８の電圧から減算することでコ
ンデンサ２２０の電荷について一層正確な近似値を得る
ことができる。この寄生容量の効果は、例えば、時刻Ｔ
３〜Ｔ４間の期間中にトランジスタ２１０をターンオン
するのに必要なステップを省き、第３図につき上述した
試験を繰り返すことによって、測定することが可能であ
る。従って、時刻ＴＩＯで、出力ノード２３８の電圧は
、試験備品における任意の寄生容量に蓄積されている電
荷を表す。
第３回につき上述した試験によれば、アドレス中のセル
の機能性が表示される。幾つかの時間期間および電圧を
変更することで、セルの他の重要なパラメータを多数定
義することができる９例えば、ＬＣＤ漏れ抵抗は、出力
電圧の測定値をホールド期間の関数としてプロットする
ことにより導出される重要なパラメータである。期間Ｔ
４〜Ｔ９は、ホールド期間として定義されるもので、実
際のデイスプレィにおいて１フレームｔＪＩｆｌに一個
のセルに電荷が保持される時間期間を表す。なお、この
期間は、Ｔ４〜Ｔ９間の時間を延ばすご七によって変え
られる。Ｔ４〜Ｔ５、Ｔ４〜Ｔ６、Ｔ４〜Ｔ７、Ｔ４〜
Ｔ８はＴ９〜ＴＩＯと同様に一定に維持される。例えば
試験セルの容量を測定することムこよっでセルの容量を
決定することができるので、出力電圧をホールト時間の
関数とし゛ζ対数プロットすることにより、漏れ抵抗の
表示を行うことができるつ 同様にして、ゲート・オン時間（Ｔ３〜Ｔ４）の関数と
して出力電圧のプロントを得るため、時間Ｔ３〜Ｔ４間
の時間を変えてセル充電時間を決定してもよい。上述の
ようにしてセル容量を決定できるため、ＴＩＯ以後時間
的にゲート・オン時間の関数として与えられる出力電圧
を対数プロットすることでセル充電時間の表示を行うこ
とができ、これにより、ひいてはセルトランジスタのド
レイン−ソース抵抗ＲＤ５を表示するごとができる。
同様に、データライン■。ヒの電圧を変え、かつ多数回
繰り返し行われる試験にわたって出力電圧を測定するこ
とにより、データライン電圧の関数としてプロットされ
た出力電圧からセル内のトランジスタのしきい電圧を導
出することが可能である。
第２図の回路は、時刻Ｔ８でスイッチＳ３が開いた時存
在する過渡ｉｉ流に影響されやすい。この影響は、検知
動作の開始に先立って（すなわち時刻Ｔ９の前に）出力
端子２３８の電圧をサンプリングし、そのサンプリング
した電圧を（時刻Ｔ１０後の）検知時間の終端時の電圧
から減算し、必要なアナログーディノタル（Ａ／Ｄ）変
換の回数を２倍にするごと乙こよっ′ζ、解消すること
が可能である。加えて、第２回に示す回路の出力範囲は
、ある型式の商用Ａ／Ｄ変換器（０〜＋５Ｖ）と互換性
をもたないことがある。すなわち、この回路の出力がそ
のようなＡ／Ｄ変換器の入力範囲より低くなることがあ
る。スイッチＳ３の過渡性に起因する不確実性を取り除
き、出力端子２３８のＤＣバイアスを増大するため、第
４図に示すような本発明の別の実施例が開発された。
第４図は、典型的なＴＦＴ／ＬＣＤセルに本発明を適用
した好適一実施例を示す回路図である。
このＴＦＴ／ＬＣＤセルは、第１図につき上述したセル
と同様のもので、第４図では概略図として示されている
。第４図において、薄膜トランジスタ（ＴＰＴ）４１０
は、ソース接点４１２、ドレイン接点４１４およびゲー
ト接点４１６を有する。ソース接点４１２は、第４図に
おいてコンデンサ４２０により概略的に表されている液
晶デイスプレィ（ＬＣＤ）に電圧を供給する。ドレイン
接点４１４はデータライン４１８に接続される。ゲート
接点４１６はゲートライン４２２に接続され′ζいる。
第４図においてＣＧＤはトランジスタ４１０のゲート−
ソース容量を表している。
第４図に示す本発明の実施例において、リセット制御部
４５（ｌはスイッチＳ３の代わりに用いられる。このリ
セット１ｉｌＪ１部４５０は、リセット基準電圧（Ｖ＊
ｔｒ）と比較＠路とを有し、アナログ積分器４８０に対
するリセットレベルを制御する。この実施例では、スイ
ッチＳ２が抵抗器４６０およびコンデンサ４６２に置き
換えられているｅＲＤはドレインライン４１８の分布抵
抗を表し、一方Ｃｏはドレインライン４１８の分布容量
を表す。１００万セルの行および＋０００セルの列から
なるデイスプレィにおいで、分布容量は約１ナノフアラ
ツドに近い値である。
第４図の実施例において、演算増幅器４３４、コンデン
サ４３２およびリセット制御部４５０は、リセット可能
な積分器を形成する。演算増幅器４３４は、反転入力４
４０および非反転入力４４２を有する。非反転入力４４
２はアース電位に接続される。反転入力４４０は、コン
デンサ４３２およびリセット制御部４５０を介して７寅
算増幅器出力４４４に接続される。演算増幅器出力４４
４は出力端子４３８に接続される。抵抗４６０は、非反
転入力４４０を入力端子４３６に接続する。
スイ、７チＳ１は入力端子４３６、抵抗４６０およびコ
ンデンサ４６２を電源電圧■、に接続する。入力端子４
３６は検知回路４３０をデータライン４１８に接続する
。スイッチＳ１は、トレイン接点旧４に付与される電圧
を制御するために用いられる。
第５回は、第４図に示す装置を用いた本発明のｈ法の一
実施例のタイミング図である。以下の説明ご参照される
全ての時刻は、第５１２Ｉに示す時刻に関連する。時刻
Ｔ１の前に、スイッチＳｌは開き、リセット信号は立ち
上げられ、ＶＧはアース電位近くにあり、■、は−７−
ス電位近くにある。
ある単一の充電試験の第１ステツプは、データ電圧をそ
の試験に望ましい値に安定化することである。従っこ、
Ｔ１において、データ電圧■。はコンデンサ４２０を充
電するのに十分な値に設定される。データ電圧■。は、
好ましくは、デイスプレィ動作で使用される全範囲の値
にわたり調整可能ごなければならない。ねじれネマチッ
ク液晶を用いる典型的なＴＦＴ／ＬＣＤの場合、このデ
ータ電圧を約零ボルトから１１ボルトまでの範囲にする
ことかできる。ある種のデイスプレィにおいては、この
データ電圧を約１４ボルトまご高くすることが可能であ
る。時刻Ｔ１ご、トランジスタ４１０はゲート４］６　
　（Ｖｃ）の電圧によってオフに保持され、スイッチＳ
１が開いてデータ電圧Ｖ、からデータラインを切り離し
、スイッチＳ３に対応するリセット制御部４５０により
積分器４８０の出力４４４を予め選定されたレベルにリ
セットする。この予め選定されたレベルは、Ｖ　ｌ［Ｆ
により規定されるもので、Ａ／Ｄ範囲（例えば４ポルト
）のほぼ中心である。
時刻Ｔ２で、スイッチＳｌが閉して、データ電圧（ＶＯ
）をデータライン４１８に接続する。この状態は、少な
くともデータライン４１８の時定数τＤＡＴＡＬＩＩＩ
！の時間保持される。このデータライン時定数は、τＩ
ＩＡＴＡＬＩＮＥ　（−ＲＤＣＤ）であって、ＲＤはデ
ータライン抵抗、Ｃ９はデータライン容量である。
時刻Ｔ３ごゲート電圧■、がターンオンする。
薄膜トランジスタのチャネルを確実にターンオンさせる
ためにはゲートオン電圧を該トランジスタのしきい電圧
よりも高くしなければならず、反対乙こ、そのトランジ
スタチャネルを確実にオフにバイアスするためにはゲー
トオフ電圧を１亥トランジスタのしきい電圧よりも低い
値に選ばなければならない。ゲートパルスの幅はゲート
ラインの時定数（τＧＡＴ□＋５ｃ＝ＲＧｃｅ）よりも
大きくなければならない。ゲートパルスの終端の時刻Ｔ
４で試験機はホールド時間（７４〜Ｔ８）に入り、この
期間中、セルに転送された電荷がコンデンサ４２０に蓄
積される。この期間は、少なくとも１ライン時間の間セ
ル容量に電荷を蓄積する実際のデイスプレィをエミュレ
ートする。Ｎ木のゲートラインおよび毎秒Ｍ回のりフレ
ッンユサイクルを有するデイスプレィの場合、ゲートパ
ルス幅はｔ　ＧＡＯＦＵい。
＝］／（Ｎ＊Ｍ）で、ホールド時間は約１／Ｍとなる。
＋００Ｈｚのリフレッシュご動作する典型的な＋０００
ゲートライン・デイスプレィの場合、ゲートパルス幅は
ＩＯマイクロ秒乙ホールド時間は１０ミリ秒である。こ
のホールド時間中に、データ電圧■。は時刻Ｔ５ご零ボ
ルト復帰する。時間Ｔ６で、開成するスイッチＳ１によ
ってデータラインはデータ電圧源から切り離される。適
正な動作を確保するため、時刻Ｔ６は少なくともゲート
ライン時定数（τＧＡＯＬＩＮＥ）によってゲートパル
スの立ち下がりエツジよりも遅らされる。データライン
４１８が見掛けのアース電位にある演算増幅器４８０の
反転入力４４０に接続されているため、データライン上
の電圧はアース電位までゆるめられ、それに少なくとも
１デ一タライン時定数（ｒＤＡＴＡＬＩＮりを要する。
データライン電圧がアースまでゆるめられた後、時刻Ｔ
７において、コンデンサ４３２がリセット制御部４５０
により維持されるリセット電圧レベルから開放される。
従って、時刻Ｔ７で、積分器４３４は演算増幅器の反転
入力に流れ込む電流の積分を開始する。ホールド時間の
終端の時刻Ｔ８ご、ゲート電圧はターンオンしこｇｉ咬
１−ランジスタのしきい電圧よりも高いレベルになり、
こで１．４こよって確実に、トランジスタチセ不ルがセ
ル容￥をデータラインムこ抵抗接続Ｊる。時刻Ｔ７とＴ
Ｒの間ご出力４３Ｂの電圧が、あるレベル（第５１にお
いζＡ）まご下がる。これは、リセット信号の制御を受
けるスイッチを開くごとによっこ生ずる過渡現象に起因
する。ゲート電圧は、幾つかのセル放電時定数の時間保
持されることにより、確実に、セル容量の全ての電荷が
演算増幅器の見掛けのアース電位へ戻るご七が可能とな
り、コンデンサイ３２による積分が可能となる。時刻Ｔ
９で、ゲート電圧■、は減少し、トランジスタ４１０を
ターンオフづる。ごの電圧は瞬間的に測定可能ごあるが
、普通は、少なくともゲートライン時定数（τっ＾丁ｔ
ＬＩＮりの時間待つのがよい。゛？ナログディジタル変
換器において、時刻Ｔ８直前の出力と時刻Ｔ９後の出力
との電圧差は、セル容量４２０乙こ石積された電荷に実
質的に比例（Ｑｃｅｌｌ　＝（ＶＡ／Ｄ　　Ｖ　ＩＩｔ
ｓｔｒ　）　　ＣＩ　）　シテＬ’ル。
セル転送される電荷量を決定するために、ゲートオン時
間ＣＴ３〜Ｔ４）を変更することがごきるっごのデータ
を用いて１りのセルに対する時定数を計算することがで
きるう リセット制御部４５０は、演算増幅器の出力をＴ１〜Ｔ
７の期間中一定電位（Ｖ＊［５ｔｔ）に保持するように
設計されζいる。演算増幅器４３４の出力は、Ｔ７後に
反転入力に流れ込む積分電流によっご制御される。
第６図は、本発明の別の好適な実施例の回路図ごある。
試験されるべきＴＦＴ／ＬＣＤ’７レイのデータライン
はコネクタ６９０を介して試験回路に接続される。アナ
ログ・マルチプレックス・スイッチＳ４は、ライン６９
２を介して試験回路に接続されるべき１つのデータライ
ンを選択するために使われる。アナログ・マルチプレッ
クス・スイ・ンチＳ４は、例えば、プリシジジン・七ノ
リシンク・インチグレーチット・サーキット社製のＭ　
ｔＪ　Ｘ１６アナログ・マルチプレックス・スイッチで
よい。
データラインはコネクタ６９０を介してライン６９４に
も接続され、ごれらのライン６９４はそれぞれスイッチ
Ｓ５に接続されているウスイノ千Ｓ５は、例えば、プリ
シジダン・モノリシック・インチブレ子ノド・サーキッ
ト社製の５Ｗ２０２’／’ナログスイ／千こよい。第６
図の試験回路は一時に１つのチータラインにしか接続さ
れないのご、スイッチＳ５を用いご非選択スイッチを接
地事ることがごき、これによりバンクフル−トを除かな
いときでもセル容量に対して良好な”１−ス基準を確保
することがごきる。試験時間中スイ・ンチＳ５は開状態
乙こ保持されるため、スイッチＳ４によって選択された
データラインは接地されないやスイッチＳ４により選択
されたデータラインは、スイッチＳ１を介しこＶ、に接
続されるとともに、抵抗器６６０を介ｊ７こ演算増幅器
６３４に接続される。抵抗６６０は、例えば１０キロオ
ームごよい。演″Ｘ増幅器６３４は、例えばＯＰ−１７
こよい、演算増幅器６３４の非反転入力６４２は゛？−
ス電位に接続され、これにより反転入力６ＡＯＬ二見掛
けの１のアースが形成される。
反転入力６４０はコンデンサ６３２に接続されているウ
コンデンサ６３２は、ｆｉ算増幅器出力６４４にも接続
され積分コンデンサとして動作する。コンデンサ６３２
は、例えば、５ピコソアランＦ程度のものこよい。しか
し、そのサイズは、通常は積分器の出力電圧の所望の振
幅によっこ決定されよう。演算増幅器６３４はコンデン
サ６３２と組合わさって積分器６ＲＯを構成する。コン
デンサ６３２の電圧は各試験後にリセットされなければ
ならないので、リセット回路６５０が備えられζいるや
　リセット回路６５０は、２υの信号Ｖ　ＩＥＦおよび
リセットとを有する。スイ・ンチＳ３はリセット信号で
制御されるので、リセット信号のレベルは、スイッチＳ
３を駆動するのに十分でなければならない。スイッチＳ
３は、例えば通常のＴＴＬレベルを必要とするブリシジ
ョン・モノリシック・インチグレーテント・サーキット
社製のＳ　Ｗ２Ｏ２でよい。■□、は演算増幅器６５２
の反転入力６５６に基準信号を供給する電圧レベルごあ
る。演算増幅器　６５２は例えば０Ｐ−１６ごよいっ　
Ｖ　ＩＩ！Ｆはコンデンサ６５９を介しこ一？−ス電位
に接続される。コンデンサ６５９はノイズフィルタとし
て動作するものご、基準電圧から交流ノイズを効果的に
取り除くためには、例えば０，１マイクロフアラツドの
容量を有するものこよい、演算増幅器６５２の非反転入
力６５８は、コンデンサ６３２の一方の電極と演算増幅
器６３４の出力６４４とに接続される７演算項幅器６５
２の出力は抵抗器６５１に接続され、抵抗器６５１はス
イッチＳ３の−ｈの端子に接続されるう抵抗Ｈ６５１は
例えば４．９９キロオームの抵抗値を有するものこよい
。スイッチＳ３の他力の端子は、抵抗器６５７を介し′
ζアース電位に接続されるとともに、抵抗器６５４とコ
ンデンサ６５５との並列回路を介してコンデンサ６３２
に接続される。抵抗器６５７は例えば４．０２キロオー
ムの抵抗値を有壇るものごよい、抵抗器６５４の抵抗値
は例えば３．０１キロオームごよいっコンデンサ６５５
の容量は例えば３ピコフアラドこよい。リセット回路６
５０と積分器６８０との絵合せはリセット可能な積分器
を構成−４る。
当業者には明らかなように、第４図の実施例を実施する
一手段として、第４回のリセット制御部４５０を第６図
につきト述したリセット回路６５０に取り替えることが
可能ごあるう 要するに、本発明の方法は、ある特定のＴＦＴ／ＬＣＤ
セルの活性領域に電荷を蓄積するようになされる。この
セルの電気的特性は、ある時間１間の経過後にその活性
領域に蓄積されζいる電荷を涜み出１ごと乙こよっこ計
Ｘｉるごとがごきる。
より詳細には、本発明の一実施例によるパックプレート
試験機においこは、一連のスイッチを介してセルに電荷
が蓄積される一方、そのセルにＭＭされた電荷を検出す
るために演算増幅器が反転、積分モードご使われる。こ
のような構成を本発明の方法にしたがって用いると、液
晶パッド容量ヒの電荷を確実にかつ正確に測定づる手段
が得られる。
本発明の方法においては、Ｃ４６の力、プリングを介し
ごゲート・ソースのカップリング効果を最小化するよう
試験ステ７プを順次実行するごとにより試験解像度を改
善することがごきる７　ごの解像度は、試験備品によっ
て誘起される寄生容量４滅する、二とご、より一層改善
するごとがごきる。
この寄生容量は、充電サイクルの期間中トランジスタを
ターンオソにして出力電圧を測定することによって、測
定可能である。出力電圧は試験備品の寄生容量に比例す
るのご、この電圧を通常試験中に測定された電圧より減
することがごきる。本発明の、ｂ法においＣは、試験を
数回実行し、測定された出力電圧を平均化するごとによ
って測定値からランダムエラーを取り除くことにより、
解像度をさらに改善するごとがごきる。
（第１図のような）蓄積容量を用いないＬＣＤデイスプ
レィにおい゛孤本発明による方法によつこ測定される主
要な容量は、バンドとそれに隣接−４るゲートラインと
の間の容量である。通常のＴＰ　Ｔ　／　Ｌ　ＣＤデイ
スプレィを設計するにあたっては、充電時間を増大させ
るようこの容量を最小化するのが望失しいつそう−３る
と、不都合にも本発明による試験方法の精度が減少−３
る。測定される電荷を増大させるために、本発明の方法
を用いると、装置の列を１列おきに試験することこ、ビ
クセル容量を倍増することがごき、ごれにより、隣接す
るゲートうインに対する容量だけごなく隣接するドレイ
ンラインに対−３る容量も利用することがごきる。１イ
ンチあたり８０個の画素ご、１０ミクロンのギャップを
用いるデイスプレィの場合は、全寄生容量を約０．０５
ピコソアラノドと見込んでよく、１インチあたり１６０
個の画素ご、１０ミクロンのギャップを用いるデイスプ
レィの場合は、該容量を約０．０２５　ピコファラッド
と見込んごよい。
本発明の一実施例においては、１６極゛？ナログマル千
プレクサを用いコ１６本のデータラインのうちから１本
を試験に選ぶ。残りの１５本のデータラインはアナログ
スイッチを用いて接地づる。こうしこ、出力電圧は、選
択されたデータラインＬの１ワのセルに蓄積された電荷
に比例プることになる。
このセルは、ゲートラインを選択することによっこ決定
される。
第６図において、スイッチＳ３は“？ナログスイ・ノチ
（典型的にはプレクジ９ン・モノリシック・インコーボ
レ、ド＋ＰＭ１社製の５Ｗ２０２）ごあつごよく、演算
増幅器（典型的にはＰＭＴ社製の０Ｐ１６）の出力ノー
ドを積分演算増幅器（典型的にはＰＭＴ社製の０ＰＩ７
）に接続または切り離しを行い、０Ｐ１６演算増幅器の
非反転出力は０ＰＩ７の出力に接続され、０Ｐ１６の反
転入力は■７４．に接続されるっスイッチＳ２が閉じる
と積分コンデンサＣ１の電位はＶ　＊ｔｓｔｒｔこ固定
され、スイッチＳ２が閉しると積分コンデンサによるデ
イスプレィのデータラインからの電流の積分が可能とな
る。
以ト、ＬＣＤデイスプレィに使用されるＴＦＴ−？レイ
・セル容量の一７ナログ試験力法についこ述べた。この
ｈ法は、従来のディジタル試験り法に比し２こ大きな利
点を与える。また、寄生効果お・よびノイズ誘導エラー
を最小化するための技術についこ述べた。最後に、ゴー
／ノーゴー、しきい電圧、相互コンダクタンス、漏れ電
流、およびＣｒ、　５を試験するため、本発明Ｇこよる
方法を用いる試験手順についこ説明した。
■、Ｃｒ）コンデンサを充電または成型するためにアモ
ルファス・シリコン抵抗器のような感光素子をＬＣＤセ
ルに使うことが可能なことが知られ゛ごいる（米国特許
第４．１（１９，Ｏ：１８号参照）、本発明による回路
を用いてコンデンサの電荷の変化を検出することがごき
ることは明らかである。したかっこ、本発明は、入力装
置を構成するのに使用可能ごある。
【図面の簡単な説明】
第１図は、典型的なＴ　Ｆ　Ｔ／Ｌ　ＣＤセルを示−３
図、 第２図は、典型的なＴＦＴ／ＬＣＤセルの回路図を含む
、本発明の一実施例の構成図、第３図は、本発明のｈ法
の一実施例におけるタイミング図、 第４図は、典型的なＴＦＴ／ＬＣＤセルの回路図を含む
本発明の実施例の構成図、 第５図は、本発明の実施例におけるタイミング図、 第６図は、本発明の別の実施例を示す図、第７図は、蓄
積コンデンサを含む典型的なＴＦＴ／Ｌ　ＣＤセルを示
１図である。 １１０・・・薄膜トランジスタ（ＴＰＴ）、１１２・・
・ソース接点、　１１４・・・ドレイン接点、１１．６
・・・ゲート接点、　１１８．１１９・・・データライ
ン、１２０・・・液晶デイスプレィ（ＬＣＤ）パッド、
１２３・・・ゲートライン、２１０・・・薄膜トランジ
スタ、２１２・・・ソース接点、　２１４・・・ドレイ
ン接点、２１６・・・ゲート接点、　２１８・・・デー
タライン、２２０・・・コンデンサ、　２２２・・・ゲ
ートライン、２３０・・・検知回路、　　２３２・・・
コンデンサ、２３４・・・演算増幅器、　２３６・・・
出力端子、２４０・・・反転入力、　　２４２・・・非
反転入力、５１．５２．５３・・・スイッチ、４１０・
・・薄膜トランジスタ、４１２・・・ソース接点、　４
１４・・・ドレイン接点、４］６・・・ゲート接点、　
４１８・・・ドレインライン、４２２・・・ケートライ
ン、４３２・・・コンデンサ、４３４・・・演算増幅器
、　４３６・・・入力端子、４３８・・・出力端子、　
　４４０・・・反転入力、４４２・・・非反転入力、　
４４４・・・演算増幅器出力、４５０・・・リセット制
御部、 ４６０・・・抵抗器、　　　４６２・・・コンデンサ、
４８０・・・アナログ積分器、　６３２・・・コンデン
サ、６３４・・・演算増幅器、　６４０・・・反転入力
、６４２・・・非反転入力、　６４４・・・演算増幅器
出力、６５０・・・リセット回路、６５１・・・抵抗器
、６５２・・・演算増幅器、　６５４・・・抵抗器、６
５５・・・コンデンサ、　６５６・・・反転入力、６５
７・・・抵抗器、　　　６５８・・・非反転入力、６５
９・・・コンデンサ、　６６０・・・抵抗器、６８０・
・・積分器、　　　６９０・・・コふフタ、６９２、６
９４・・・ライン、　Ｓ４．５５・・・スイッチ。 復代理人　　弁理士　　湯　浅　恭　三（外１名） ＦＩＧ。 ４ ＦＩＧ。 １ ２　Ｔ３ Ｔ４　ＴＳＴ６Ｔ７　Ｔ８ ９ ■１０ ＦＩＧ。 ５ ＦＩＧ、　６

Claims (1)

  1. 【特許請求の範囲】 １、ＴＦＴ／ＬＣＤセル・コンデンサの電荷を検出する
    ための検知回路において、 薄膜トランジスタを介して前記ＴＦＴ／ＬＣＤセル・コ
    ンデンサに接続されたデータラインを介して前記ＴＦＴ
    ／ＬＣＤセル・コンデンサに付加された第１の積分回路
    と、 ゲートと、前記データラインに接続されたドレインと、
    前記ＴＦＴ／ＬＣＤセル・コンデンサに接続されたソー
    スとを有する前記薄膜トランジスタと、 前記薄膜トランジスタの前記ゲートを駆動するようにな
    された第１のゲート電源電圧と、 前記積分回路をリセットするようになされたリセット回
    路と、 を備える検知回路。 ２、請求項１記載の検知回路において、 前記積分回路は、出力と、反転入力と、該反転入力と前
    記出力間に接続されたコンデンサとを有する演算増幅器
    を備え、 前記リセット回路は前記ＴＦＴ／ＬＣＤセル・コンデン
    サの両端子間に接続されている検知回路。 ３、請求項２記載の検知回路において、前記リセット回
    路はスイッチを備える検知回路。 ４、請求項２記載の検知回路において、 前記リセット回路は、反転入力、非反転入力および出力
    を有し、かつスイッチに接続された第２の演算増幅器を
    備え、 前記スイッチの一方の端子は前記第１の演算増幅器の前
    記反転入力に接続され、前記スイッチの他方の端子は前
    記第２の演算増幅器の前記出力に接続され、 前記第２の演算増幅器の前記反転入力は基準電圧に接続
    され、 前記第２の演算増幅器の前記非反転入力はアース電位に
    接続され、 前記スイッチは、該スイッチを開成または閉成するイネ
    ーブル入力を有し、 前記イネーブル入力がリセット信号に接続されている検
    知回路。 ５、請求項１記載の検知回路において、所定の時間で前
    記のセルに電荷を付与する手段をさらに備える検知回路
    。 ６、請求項５記載の検知回路において、前記電荷を付与
    する手段は可変電圧電源を前記データラインに接続する
    リセット可能スイッチを備える検知回路。 ７、入力端子と出力端子とを有する薄膜トランジスタ試
    験回路において、 アース電位に接続された非反転入力端子と、反転入力端
    子と、前記試験回路の出力端子に接続された出力端子と
    を有する演算増幅器と、 前記反転入力端子と前記出力端子との間に接続されたコ
    ンデンサと、 第１の電位と前記試験回路の入力端子との間に接続され
    た第１のスイッチと、 前記反転入力端子と前記試験回路の入力端子との間に接
    続された第２のスイッチと、 前記反転入力端子と前記試験回路の出力端子との間に接
    続された第３のスイッチと、 を備える薄膜トランジスタ試験回路。 ８、部分的に構成された部分電子回路であって、１つの
    完全な回路を形成するために残りの回路と結合すること
    が可能で、かつ前記残りの回路に電気的に接続可能な接
    点電極のアレイと、前記接点電極に電気的に接続可能な
    アドレス電極のアレイとを有する部分電子回路を試験す
    る方法において、少なくとも第１の接点電極に沿って延
    在しかつそれと離間している試験電極を前記部分電子回
    路に設けるステップと、 前記第１の接点電極と前記試験電極との間の容量を測定
    するステップと、 を備える試験方法。 ９、請求項８記載の試験方法において、 前記アドレス電極は、前記接点電極に関連した特別の一
    対のアドレス電極を付勢することによって前記接点電極
    に電気的に接続され、かつアドレス可能となり、 前記測定するステップは、前記第１の接点電極と、前記
    第１の接点電極に電気的に接続されないでそれと関連を
    もたないアドレス電極との間の容量を測定するステップ
    を有することを特徴とする試験方法。 １０、請求項９記載の試験方法において、 各接点電極と、その接点電極に電気的に接続されないで
    それと関連をもたないアドレス電極との間の容量を個別
    に測定するステップをさらに有する試験方法。 １１、請求項１０記載の試験方法において、各接点電極
    は、電極パッドと、第１の入力、第２の入力および出力
    を有するスイッチとを備え、該スイッチの第１の入力は
    前記接点電極と関連する一方のアドレス電極に電気的に
    接続され、前記スイッチの第２の入力は前記接点電極と
    関連する他方のアドレス電極に電気的に接続され、前記
    スイッチの出力は前記電極パッド電気的に接続され、各
    測定ステップは、 前記電極パッドに電荷を蓄積するように接点電極と関連
    するアドレス電極を付勢するステップと、前記電極パッ
    ドに蓄積された電荷を測定するステップと を有することを特徴とする試験方法。 １２、セル・コンデンサと、ゲート、ソースおよび該セ
    ル・コンデンサに接続されているドレインを有する薄膜
    トランジスタとで構成されるセルを含むＴＦＴ／ＬＣＤ
    を、データラインを介して前記ドレインに選択的に結合
    される積分手段とリセット手段とを有する検知回路を用
    いて試験する方法において、 第１の所定のゲート電圧を前記ゲートに付与することに
    より前記薄膜トランジスタをターンオフするステップと
    、 前記リセット回路を用いて前記積分手段をリセットする
    ステップと、 前記セル・コンデンサを充電するのに十分な値まで前記
    ドレインの電圧を上昇させるステップと、前記薄膜トラ
    ンジスタをターンオンするのに十分な第２の所定のゲー
    ト電圧を前記ゲートに付与するステップと、 前記セル・コンデンサを所定の試験値まで充電するのに
    十分な第１の所定時間だけ待つステップと、 前記トランジスタをターンオフするために前記ゲートに
    第１のゲート電圧を付与するステップと、第２の所定時
    間だけ待つステップと、 該第２の所定時間中前記ドレインの電圧をアース電位近
    くまで低下させるステップと、 前記第２の所定時間中前記ドレインの電圧を遮断するス
    テップと、 前記トランジスタをターンオンするため前記ゲートに前
    記第２のゲート電圧を付与するステップと、 第３の所定時間だけ待つステップと、 前記トランジスタをターンオフするために前記ゲートに
    前記第１のゲート電圧を付与するステップと、 前記積分手段の出力の電位を測定するステップとを有す
    る試験方法。 １３、請求項１２記載の試験方法において、前記第１の
    所定時間は前記ゲートラインの少なくとも１つの時定数
    であり、 前記第２の所定時間は少なくともホールド時間に等しい
    時間であり、 前記第３の所定時間は少なくとも２つのセルの放電定数
    である試験方法。 １４、ゲートラインを介してゲート端子に接続されたゲ
    ートと、データラインを介してドレイン端子に接続され
    たドレインと、ソース端子を介してセル容量に接続され
    たソースとを有する薄膜トランジスタを、入力端子およ
    び出力端子を有する試験回路を用いて試験する方法にで
    あって、 該試験回路は、 アース電位に接続された非反転入力端子、反転入力端子
    、および前記試験回路の出力端子に接続された出力端子
    を有する演算増幅器と、 前記反転入力端子と前記出力端子との間に接続された積
    分コンデンサと、 第１の電位と前記試験回路の入力端子との間に接続され
    た制御可能な第１のスイッチと、 前記反転入力端子と前記試験回路の入力端子との間に接
    続された制御可能な第２のスイッチと、前記反転入力端
    子と前記試験回路の出力端子との間に接続された制御可
    能な第３のスイッチとを備える試験方法において、 前記第２のスイッチを開成するステップと、前記第３の
    スイッチを閉成するステップと、前記第１のスイッチを
    閉成するステップと、前記データラインの時定数に対応
    する第１の所定時間だけ待つステップと、 前記薄膜トランジスタをオンにバイアスするのに十分な
    電圧を前記ゲート端子に付与するステップと、 前記薄膜トランジスタに対する前記の試験時間に対応す
    る第２の所定時間だけ待つステップと、前記トランジス
    タをオフにバイアスするのに十分な電圧を前記ゲート端
    子に付与するステップと、試験ホールド時間に対応する
    第３の所定時間だけ前記第２のスイッチを閉成するステ
    ップと、第４の所定時間後に前記第３のスイッチを開成
    するステップと、 前記薄膜トランジスタをターンオンするのに十分な電圧
    を前記ゲートに付与するステップと、前記セル容量より
    前記積分コンデンサに電荷を転送するのに十分な第５の
    所定時間だけ待つステップと、 前記トランジスタをターンオンするのに十分な電圧を前
    記ゲートに付与するステップと、 前記ゲートラインのＲＣ時定数に対応する第６の所定時
    間だけ待つステップと、 前記出力ノードをサンプルリングするステップと を有する試験方法。
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