JPH03201295A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタを用いてメモリセル
を構成したた半導体記憶装置に関する。

（従来の技術） 半導体記憶装置は主として微細加工技術の進歩により、
高集積化、大容量化の一途を辿っている。特に１トラン
ジスタ／１キヤパシタのメモリセル構造を利用したＭＯ
ＳダイナミックＲＡＭ（ＤＲＡＭ）は、その簡単なメモ
リセル構造から最も大容量化が進んでいる。一方、ＭＯ
ＳスタティックＲＡＭ　（ＳＲＡＭ）はＤＲＡＭにおけ
るようなリフレッシュが必要ないために高速アクセスが
可能であるが、メモリセルとしてフリップフロップ回路
を用いるため、ＤＲＡＭのような大容量化ができない。

そこで最近は、大容量化と高速性を実現する手段として
、ＤＲＡＭに各種の高速アクセス・モードを搭載するこ
とが行われている。しかしながら、ＤＲＡＭの大容量化
とＳＲＡＭの高速性とを完全に両立させるは難しい。ま
たこれまで、ＳＲＡＭの側からＤＲＡＭなみの大容量化
を図ろうとするアプローチは余りなされていない。

（発明が解決しようとする課８） 以上のように従来、ＤＲＡＭの大容量化とＳＲＡＭの高
速性を両立させることは難しいという問題があった。

本発明は、バイポーラトランジスタを用いた新しいメモ
リセル構造の導入によりこの様な問題を解決した半導体
記憶装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明は、順方向のベース・エミッタ間電圧の所定範囲
にベース電流の極性が反転する領域を持つようにコレク
タ・エミッタ間電圧が設定された一個のバイポーラトラ
ンジスタを用い、これを双安定回路として利用する。メ
モリセルはこのバイポーラトランジスタのベースとビッ
ト線の間にワード線により駆動されるスイッチング素子
を設けて構成される。この様なメモリセルがマトリクス
配列されてセルアレイが構成される。そして本発明にお
いては、このセルアレイに対して、その複数のメモリセ
ルのバイポーラトランジスタのコレクタ・エミッタ間電
圧をメモリ機能を喪失するレベルまで低下させて、メモ
リセルのデータを〆０去する手段を備える。

（作用） バイポーラトランジスタのコレクタ・エミッタ間にある
一定の電圧を印加した状態でベース・エミッタ間電圧ｖ
８ｐ、をＯＶから順方向に掃引したとき、ベース・エミ
ッタ間電圧ｖＢ８の所定範囲にベース電流１．の極性が
反転する領域があることが本発明者等により初めて見出
だされた。このＶＢＥＩＢ特性を利用すると、バイポー
ラトランジスタは一個で二つの安定点を持つ双安定回路
として機能する。したがってこの双安定回路の二つの安
定点をデータ“０“１″に対応させることによって、Ｓ
ＲＡＭを構成することができる。

このＳＲＡＭの構成原理について本発明者等は既に、特
願昭６３−１３３４号において開示している。

そして本発明によればこの様なバイポーラ・メモリに対
して、そのバイポーラトランジスタのコレクタ・エミッ
タ間電圧を制御することによって、簡単に一括消去（フ
ラッシュ・クリア）の機能を持たせることができる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第２図は本実施例で用いたバイポーラトランジスタの断
面図である。

Ｐ−型シリコン基板２１表面にはコレクタ抵抗を下げる
ためＮ＋型埋込み層２２が設けられ、更にＰ−型エピタ
キシャルシリコン層２３が設けられている。このＰ−型
エピタキシャルシリコン層２３にはリンが導入されたＮ
型ウェル２４が形成されている。表面にはフィールド酸
化膜２５が形成され、その一つの開口部にはＮ＋型埋込
み層２２に達するコレクタ取出し層２６が、他の開口に
はＰ−型ベース層２７が設けられている。Ｐ−型ベース
層２７の一部には２μｍ×５μｍのサイズのＮ＋型のエ
ミツタ層２８が形成され、更に工ミッタポリサイド２９
が設けられている。またＰ−型ベース層２７内にはエミ
ッタポリサイド２つに自己整合してＰ＋型外部ベース層
３０が形成され、更にコレクタ取出し層２６表面には、
重ねてＮ＋型層３１が形成されている。

この全体は、シリコン酸化膜３２で覆われ、コンタクト
開口には、Ｔ　ｉ　／　Ｔ　ｉ　Ｎ膜３３を介してＡ、
１７−Ｓ　ｉ　３４よりなるコレクタ、ベース、エミッ
タ電極３５．３６．３７が設けられている。

製造においては、先ず、Ｐ−型シリコン基板２１に、５
ｂ２ｏ、雰囲気で１２５０℃、２５分、ｓｂを熱拡散し
てＮ＋型埋込み層２２を形成する。

次いで、５ｉＨ２Ｃρ２＋Ｂ２Ｈ２雰囲気で１１５０℃
、１０分の処理により、Ｐ−型エピタキシャルシリコン
層２３を成長させた。その後、リンＰ＋を加速電圧１６
　ＣＬｋｅＶ　、　　ドーズｆｆ１５Ｘ１０１２印−２
でイオン注入し、Ｎ２雰囲気中で１１００℃。

２９０分の拡散によりＮ型ウェル２４を形成した。

そしてフィールド酸化膜２５形戊後、リンＰ＋をイオン
注入してＮ＋型のコレクタ取出し層２６を形成し、更に
ボロンＢ＋を加速電圧３０　ｋｅＶ　、　　ドーズｆｆ
ｉ　５　Ｘ　１０　”ｃｍ−２イオン注入してＰ−型べ
一ス層２７を形成した。この後、表面に薄いシリコン酸
化膜を形威し、これに開口してポリシリコンを５００Å
被着し、ヒ素Ａｓ＋を６０　ｋｅＶ、ドーズ量５　Ｘ　
１０　”ｃｍ−２イオン注入し、更にＭｏＳｉを被着し
てパターニングし、エミッタポリサイド２つを形成する
。そして、ボロンＢ＋をイオン注入してＰ＋型層３０、
更にヒ素Ａｓ＋をイオン注入してＮ“型層３１を設ける
。この後、シリコン酸化膜３２を堆積し、コンタクト開
口を設け、コンタクト孔底部にＴ　ｉ　／　Ｔ　ｉ　Ｎ
　３３を被着し、更にＡＮ−３ｉ３４を堆積してバター
ニングし、コレクタ、ベース、エミッタ電極３５．３６
．３７を形成する。

第３図は、この様にして形成したＮ２Ｈノくイポーラト
ランジスタの不純物分布図である。

エミッタは不純物濃度１．５　Ｘ　１０２０ｃ＋ｎ−’
でＰ型エピタキシャルシリコン層２３表面からの接合深
さ０．１５μｍ、ベースは、３　Ｘ　１０１８ｃｍ−３
で接合深さ０．３μｍ１コレクタは、ウェル領域でおよ
そ４　Ｘ　Ｉ　Ｑ　１６ｃ＋ｎ−’である。

第１図は、このＮＰＮバイポーラトランジスタの動作を
示す回路図である。

ベース、エミッタ間電圧ｖＢＥ１コレクタ、エミッタ間
電圧ＶｃＥとした時、ＶＢＦ！に対するコレクタ電流Ｉ
Ｃ，ベース電流■Ｂを第４図に示す。第４図は、Ｖ　ｃ
Ｅ−８，２５Ｖに設定した時の値で、ＯＶ≦Ｖ　Ｂｌ！
＜　０．４５ＶではＶＢＨの電源の正の端子からベース
に流れ込む正のベース電流ＩＢ　、　０．４５Ｖ＜ＶＢ
８＜　０．８７ＶではベースからＶＢＨの電源の正の端
子に流れ出す負のベース電流−Ｉ　ａ　、　０．８７Ｖ
＜　ＶＢＥでは再びＶＢＨの電源の正の端子から流れ込
む正のベース電流Ｉ、となることが判った。

第５図は、ｖＣＥ−５，７５Ｖに設定した場合の結果で
、ベース電流１．が負になるＶＢＨ領域は、０．５０＜
　Ｖ　ＢＥ＜　０．６８Ｖ　テアル。

しかしながら、第６図に示すように、ＶＣＥ−１■とす
ると、ＶＢＨの全領域（ＶＢＥ≧０）で負のベース電流
は観測されず、ＩＢは常に正であった。

上述した負のベース電流は、第７図に示すように、ベー
スからエミッタに流れる順方向のベース電流Ｉ　ＢＥ（
順方向であるので図中ＩＢＦと表わしている）と、ベー
ス、コレクタ間のＰＮ接合においてなだれ増倍現象によ
って発生するキャリアによるコレクタ・ベース間の逆方
向ベース電流Ｉ。Ｂ（逆方向であるので■ＢＲと表わし
ている）の大小関係によって説明される。

即ち、ｌ　Ｉａｇｌ　＞　ｌ　Ｉｃａｌのときは、第４
図におけルＯＶ　≦Ｖ　ａＩ！＜　０．４５Ｖ　、　及
び０．８７Ｖ　＜　Ｖ　Ｂ　Ｅの領域で観測されるよう
に正のベース電流ＩＢとなり、ｌ　ＩＢＥＩ　＜　ｌ　
Ｉｃａｌノときは、０．４５Ｖ　＜Ｖ　ｓｇ＜　０．８
７Ｖの領域で観測されるように負のベース電流−１，と
なる。

エミッタからの注入電子がベース・コレクタ接合の空乏
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクトイオ
ン化によって電子−正孔対を発生する。そし、て、発生
した電子と正孔はベース・コレクタ間の電界によってコ
レクタとベースに夫々ドリフト移動する。ベースにドリ
フトした正孔は負のベース電流ＩＢＲを作り出す。ベー
スからエミッタへの正のベース電流ＩＢＦは固定された
ベース・エミッタ間電圧ＶｅＥで制限される。この結果
、ＩＢＲがＩＢＦより大きい時、逆方向ベース電流が観
測される。他方、この逆方向ベース電流が現われる場合
において、発生した電子は、その電子電流がエミッタか
らの注入電子電流より小さいため、コレクタ電流の大き
さに僅かに加わることになる。

これを式を用いて以下に説明する。

Ｅｂｃｒｓ−Ｍｏｉｌのモデルにおいて、通常のトラン
ジスタでは、コレクタ電流Ｉ　Ｇｏとベース電流ＩＢＦ
は（１）及び（２〉式で表わされる。

・・・（２） ここでＩ８５はエミッタ・ベース接合の逆方向飽和電流
、工。５はコレクタ・ベース接合の逆方向飽和電流、α
Ｐはエミッタ・ベース接合を横切って流れた電流のうち
、コレクタに到達した電流の割合、αＲはコレクタ・ベ
ース接合を横切って流れ電流のうちエミッタに到達した
電流の割合を表わす。また、ｋはボルツマン定数、Ｔは
絶対温度、ｑは紫電荷量である。

更に、コレクタ・エミッタ間電圧ｖｃＩ！が高く、ベー
ス・コレクタ間のＰＮ接合におけるなだれ増倍効果が無
視できなくなる場合、コレクタ電流ＩＣは、 Ｉｃ＝Ｍ　　−Ｉｃ。

・・・（３〉 となる。ここで、ＩＣＯはなだれ増倍効果を無視した場
合のコレクタ電流、ｎは係数、ＢＶｃＢｏはエミッタ開
放時のベース・コレクタ間の耐圧を表わす。

第７図に示すようになだれ増倍で発生したホールは、電
界によってベースに流れ込み、逆の方向のベース電流Ｉ
ＢＭとなる。

よって、ＩＢＭは、 Ｉ　ＢＲ−（Ｍ　−１）　　Ｉ　ｃｏ　　　　　　　　
　・＝（５）となり、結局、ベース電流ＩＢは順方向の
ベース電流ＩＢＦと逆方向のベース電流ＩＢＩＩの差と
して表わせ、 １　Ｂ　＝Ｉｎｐ　　　ＩＢＲ−ＩＢＰ　　　（Ｍ　　
　１）　　ＩＣ０＝　ｆｌ　　（Ｍ　　１）　ｈｐｐｌ
　　ＩＢＦ・・・（６） となる。尚、エミッタ電流Ｉ６はＩＩＥ＝ＩＣＯ十ＩＢ
Ｐで表わされる。ここでｈＰＩｌは電流利得（ｈ　ｐｅ
−Ｉ。。／ＩＢＦ）を表わす。

以上の関係から、コレクタ・エミッタ間に所定の電圧を
印加した状態でベース・エミッタ間電圧ＶＢＩ＋を与え
ると、ＶＢｇが小さい間は順方向のベース電流ＩＢＦが
優勢である。ＶＢ＋！がある点に達してコレクタ・ベー
ス間でのなだれ増倍が生じると逆方向ベース電流ＩＢＲ
が優勢になり、全体としてのベース電流１Ｂが負になる
。さらにＶａｔを増大させると、ある点で再び順方向ベ
ース電流Ｉ　ＢＦが優勢になる。

尚、この動作は、ＮＰＮバイポーラトランジスタだけで
なく、ＰＮＰバイポーラトランジスタにおいても同様に
説明できる。

さて、この様な負のベース電流を示すバイポーラトラン
ジスタは新しい応用分野を有している。

例えば、従来、電圧保持装置として知られているものに
フリップフロップがある。しかし、フリップフロップは
６個の素子により構成されるため高集積化に問題がある
。この実施例のバイポーラトランジスタを用いれば、−
個でフリップフロップと同じ双安定回路が実現できる。

いま、第１図のバイポーラトランジスタにおいて、ベー
スとエミッタ間に容量性の負荷が存在する場合を考える
。ベース電圧ＶＢＥがＯＶ≦ＶＢＥ＜０．４５Ｖの間の
値に設定され、その後ベース端子を解放した場合、負荷
に蓄積された電荷はベースからエミッタに流れ出すので
負荷の両端の電圧ＶＢＢは下降して０■に近づく。一方
設定されるＶＨ６が、０．４５Ｖ　＜　Ｖ　ＢＥ＜　０
．８７Ｖ　テアル場合ニハ、ソノ後ベース端子を解放し
たとき、逆方向ベース電流ＩＢＭによって負荷に電荷が
蓄積されるので、負荷両端の電圧■Ｂ８は上昇して、や
がて０．８７Ｖになる。また設定されるｖＢＥが、ＶＢ
Ｅ〉０．８７ｖテアルトキハ、正のベース電流によって
負荷の電荷はベースからエミッタに流れ出すので負荷両
端の電圧ｖ８ＦＬは下降してやはり０．８７Ｖに近づく
。以上の様に、ｖａｇはＯｖもしくは０．８７Ｖに保持
されるので自己増幅機能をもった電圧の保持が可能であ
る。

ＷＪｇ図に、その電圧保持回路の一例を示す。

この実施例では、スイッチング素子としてｎチャンネル
ＭＯＳトランジスタＱ１を用い、そのドレインもしくは
ソースを、ＮＰＮバイポーラトランジスタＱ２のベース
に接続する。ＭＯＳトランジスタＱｌのゲートにはクロ
ックφ９が印加され、他端にはクロックφ６が与えられ
る。

この場合の負荷容量は、ベース・エミッタ間の接合容量
であり、コレクタ・ベース間の接合容量もやはり負荷容
量として機能する。

第９図は、ＭＯＳトランジスタＱｌの制御クロックφ３
と、入力クロックφＢ１そしてＭＯＳ）ランジスタＱｌ
とバイポーラトランジスタＱ２の接続ノードに設けられ
た出力端子の電圧レベルを示しテイル。ＶＨ４；！０．
８７Ｖ、　Ｖｐ　ｇ；ｔＯ，４５Ｖ、　ｖＬはＯＶを示
す。

φ９が“Ｈ”レベルとなり、ベースにφ３〉０．８７Ｖ
が入り、その後φ９がＬ”レベルになると、ベースに印
加された“Ｈ”　レベル電圧は正のベース電流によって
放電され０．８７Ｖに落ち着く。

次に、ベースに０．４５Ｖ　＜φａ　＜　０．８７Ｖが
印加された場合、負のベース電流によって出力電位は上
昇し０．８７Ｖとなる。そして、ベースにφａ＜０．４
５Ｖが印加された場合、正のベース電流によってＯＶに
収束する。

かくして、φ、　＞０．４５Ｖの場合、一方の安定点０
．８７Ｖを保持出力し、φａ　＜　０．４５Ｖの場合、
もう一方の安定点Ｏｖを保持出力する事が可能となる。

この事は、本回路が、少ない素子数でフリ・ツブフロッ
プに代わる電圧保持回路に使用できる事に他ならない。

これは、ベース電流に負電流が生じるからで、第６図に
示した様にコレクタ・エミッタ間電圧ＶＣ，−ＩＶの場
合は、全てのＶｓ［ｌに対して正のベース電流となるの
で放電モードとなり二つの安定点電圧の保持ができなく
なる。

第８図ではＭＯＳ）ランジスタＱｌとノくイボーラトラ
ンジスタＱ２の接続ノードを出力端としたが、保持後、
再度ＭＯ３）ランジスタＱｌをオンさせてφ３入力端子
を出力端とすることもできる。

第１０図は、上記接続ノードにバイポーラトランジスタ
とは別にＭＯＳキャパシタ等の容量素子Ｃを接続したも
のであり、この容量素子で、先の充放電を積極的に行な
わせる様にしたものである。

この場合、φ８の入力端を出力端としても用いているが
、ＱｌとＱ２のベースの接続部に出力端を置いても良い
。

次に本発明をメモリに適用した実施例を説明する。

第１１図は、メモリセルの等価回路図である。

スイッチング素子であるＭＯＳ）ランジスタＱｌのソー
ス又はドレインと上述したバイポーラトランジスタＱ２
のベースが接続されている。ここでは、Ｑｌとしてｐチ
ャネル（又はｎチャネル）ＭＯＳ）ランジスタ、Ｑ２と
してＮＰＮバイポーラトランジスタを用いた。

そしてＭＯＳ）ランジスタＱｌのゲートはワード線Ｗ　
Ｌ　ｎに、またドレインもしくはソースはビット線ＢＬ
ｎに夫々接続させている。ＱｌとＱ２の接続ノードはセ
ルの記憶ノードＳであり、Ｑ２のにベース・エミッタ間
の接合容量ＣＢＩＩ及びベース・コレクタ間の接合容量
ｃｎｃからなるＣｓ−Ｃｓｇ　＋　ＣＢＣの蓄積容量Ｃ
５が存在する。あるいはこれと共に、ＭＯＳキャパシタ
等の容量素子Ｃ１を設けてもよい。容量素子Ｃ１を設け
る場合は、その他端は適当なプレート電位、あるいは基
板又はウェル電位が印加される。また所望により、ベー
ス・エミッタ間に抵抗素子Ｒを設けてもよい。

第１２図は、その動作特性を示し、第１１図の記憶ノー
ドＳ１即ちベース・エミッタ間電圧とベース電流の関係
を表わしている。

“Ｈ″レベル側安定点電位ＶＢｇ、が“１”の記憶状態
、“Ｌ″レベル側安定点電位ＶＢ、ｏｍＯｖが“０゛の
記憶状態である。書込みは、セルノードにＶＢＲ＋又は
ＯＶを書込むことにより行なう。読出しは、記憶ノード
Ｓをビット線ＢＬｎに接続して、その電位変化を増幅器
で増幅することにより行う。

第１３図は、メモリセルアレイと周辺回路のレイアウト
図である。

第１１図で示したメモリセルは、記号Ｍ／Ｃで表わされ
、ＮＸＮ−Ｎ２個配列されてセルアレイ１が構成されて
いる。セルアレイ１は、この例では横方向のＮ個、縦方
向のＭ個のＮＸＭ個を単位としたセルブロックに分かれ
ている。ビット線ＢＬＩ〜ＢＬＭ、・・・　Ｂ　Ｌ　（
Ｎ−Ｍ＋１）〜ＢＬＮは、カラム選択信号■ＬＩ〜ＣＳ
ＬＭ、・・・ＣＳ　Ｌ　（Ｎ−Ｍ＋１　）〜Ｃ５ＬＮで
オン、オフ制御されるトランスファゲート、例えばｎチ
ャネルのＭＯＳ）ランジスタＴ１を介してプロ・ツク毎
に設けられたサブＩ１０線（ｐｒｅ　Ｉｌｏ　Ｌ　−ｐ
ｒｅ　Ｉｌｏ　Ｎ７Ｍ　）に接続されている。そして、
セルプロ・ツク毎に、サブＩ１０センスアンプ（ｐｒｅ
　１７ｏ　Ｓ／Ａ）が１つづつ設けられている。

この実施例では、各ブロックにダミーワード線ＤＷＬで
制御されビット線ＢＬＭ’・・・　ＢＬＮ’に接続され
たダミーセルＤ／Ｃが１つづつ設けられ、サブＩ１０線
に平行にレイアウトされたサブＩ１０線（ｐｒｅ　Ｉｌ
ｏ　１、−・・、ｐｒｅ　１７ｏ　Ｎ７Ｍ　）にメモリ
セルＭ／Ｃと同様に接続されている。

各セルブロックのサブＩ１０センスアンプは、夫々サブ
Ｉ１０．Ｉ１０線に接続されており、サブＩ１０．Ｉ１
０線の増幅電位はカラム選択信号ＣＳＬＭ’Ｄ・・・　
Ｃ５ＬＮ’Ｄで制御されるトランスファゲート、例えば
ｎチャネルＭＯＳトランジスタＴ２を介して入出力線Ｉ
１０．Ｉ１０に伝達される。

そしてこのＩｌｏ、＋１０線には、データ入力（ＤＩＮ
）バッファ回路及び、主Ｉ１０センスアンプ（＋１０　
Ｓ／Ａ　）が設けられている。主Ｉ１０センスアンプの
出力は、データ出力（Ｄｏｕｒ）バッファ回路を介して
り。ＬＩＴピンから出力される。

第１４図にサブＩ１０センスアンプ、第１５図に主Ｉ１
０センスアンプ、第１６図にダミーセルの回路図を示し
た。センスアンプはここではダイナミック型センスアン
プを用いた。

第１７図に示すようにセルアレイ１には、すべてのバイ
ポーラトランジスタのコレクタ・エミッタ間に前述した
ような双安定回路特性を示すに必要な電圧を与えるコレ
クタバイアス回路２が設けられ、このコレクタバイアス
回路２には、セルアレイ１の全メモリセルを一括消去（
フラッシュクリア）する−括消去制御回路３が設けられ
ている。

−括消去制御回路３は、チップ外部から入力される外部
制御信号ＦＣにより制御されて、コレクタバイアス回路
２に内部制御信号を与えるようになっている。

コレクタバイアス回路２および一括消去制御回路３の要
部の構成例を具体的に示せば、第１８図のようなもので
ある。コレクタバイアス回路２２は、２段のインバータ
と、ｐチャネルＭＯ３）ランジスタＱ４１とｎチャネル
ＭＯＳトランジスタＱ４２およびレベル変換のためのｐ
チャネルＭＯＳトランジスタ０４３とからなるＣＭＯＳ
出力バッファとにより構成される。このコレクタバイア
ス回路２部は、電源電位Ｖｅｅより高い電位Ｖｃ’（−
７Ｖ）で動作する。−括消去制御回路３は、この実施例
ではＶｅｅで動作する５段のインバータである。

この実施例の半導体メモリは、アクティブ状態とプリチ
ャージ状態を有しており、ロウアドレスストローブＲＡ
Ｓ　（あるいはチップセレクト■）でこれを選択する。

以下では１ビンのコントロール信号でチップ動作が基本
的に決定される場合を述べるが、従来のＤＲＡＭの様に
ロウアドレスとカラムアドレスを時間で分けてＲＡＳ、
ＣＡＳで取り込むアドレスマルチプレクス方式を用いて
もよい。

第１９図を参照しながら具体的な読出し動作を説明する
。

ＲＡＳが“Ｈｏのプリチャージ状態では、メモリセルの
ＭＯＳ）ランジスタＱ２を、ワード線Ｗ　Ｌ　ｎ　　（
ｎ　−１、−Ｎ　）を“Ｈ”レベルにしてＲＡＳが“Ｈ
ｏのプリチャージ状態では、メモリセルのＭＯＳ）ラン
ジスタＱ２を、ワード線Ｗ　Ｌ　ｎ　　（ｎ　−１、−
Ｎ　）を“Ｈ”　レベルにしてオフする。そして、ビッ
ト線ＢＬＩ〜ＢＬＭ、・・・　Ｂ　Ｌ　（Ｎ−Ｍ＋１）
〜ＢＬＮ、ＢＬＭ’〜Ｉ１０．Ｉ１０線を第１２図のＶ
、電位にプリチャージする。この時、ダミーセルＤ／Ｃ
にもＶＰ電位を書込んでおく。

次にＲＡＳが“Ｌ”レベルになりアドレスが取り込まれ
ると、例えば第１３図のメモリセルＡを選択する場合、
ワード線ＷＬＩ及びカラム選択線ＣＳＬＭが活性化され
る。これによりメモリセルの記憶ノードＳに蓄積されて
いた電荷ＶＢ、、ＸＣｓ　　（Ｃｓはメモリセルのキャ
パシタンス）は、ビット線ＢＬＭ及びｐｒｅ１１０１線
に伝達される。ビット線ＢＬＭの配線の寄生容量をＣＢ
　％サブＩ１０線（ｐｒｅ　Ｉｌｏ　Ｌ　）の配線の寄
生容量をＣｐｒｅとすると、メモリセルに“１″が書込
まれている場合、サブＩ１０線（ｐｒｅ　Ｉｌｏ　１　
）の電位はプリチャージ電位に対し、 ΔＶ ・・・（７） だけ上昇する。そして、負のベース電流によりΔｖ’　
　（最大ＶＢＥＩ　　ＶＰ　）　タｉｔ上昇スル。

ダミーワード線ＤＷＬも同様に選ばれるが、はＶＰのま
まである。従ってｐｒｅ　Ｉｌｏ　１線とｐｒｅ　Ｉｌ
ｏ　１線の電位差は上記ΔＶ′となる。

この電位差は、ダイナミック型センスアンプであるサブ
Ｉ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ）で活性
化信号ＳＡＮを“Ｈ”にすることにより増幅し、より大
きな電位差となってｐｒｅ　Ｉｌｏ　１．　ｐｒｅ　Ｉ
ｌｏ　１間に現われる。そして次にＣＳＬＭ’Ｄを立ち
上げ、このデータをＩｌｏ、＋１０線に転送する。

そして同様にＩｌｏ、＋１０線に接続された主センスア
ンプ（＋１０　Ｓ／Ａ　）をクロックφ１を“Ｈ”にす
ることにより活性化し、Ｄ　ＯＵＴバッファへデータを
転送する。そして最後にＤｏＵ↑パッドから出力する。

メモリセルに“０“が書き込まれている場合には、メモ
リセルのデータが読み出されたときのサブＩ１０線の電
位変化は、 であり、その後メモリセル正のベース電流によってＯＶ
まで下降する。この電位変化も同様にセンスアンプによ
って増幅して読み出される。

サブＩ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ　）
の最小感度を〜１０ｍＶ程度とすると、ＶＢＥＩ　　ｖ
。

＝０．５　Ｖ、　ＣＢ　−０，５ｐＦ、　Ｃｐｒｅ　−
０，５ｐＦとしてＣＳは例えば２０１’Ｐ以上あれば良
い。所望により、ビット線をサブＩ１０センスアンプを
介さず、ＭＯＳトランジスタＴ１を介して直接１１０゜
１１０線に接続し、主センスアンプ（＋１０　Ｓ／Ａ　
）で直接センスすることも可能である。

読出しが行われたメモリセルは、バイポーラトランジス
タＱ２がＶ　８１１０１　Ｖ　Ｂ１１１の二つの安定点
を持つので、元の“０”または“１”状態に復帰する。

ワード線によって選択されながら読出しが行われなかっ
たメモリセルについても、“０”、１″に応じて記憶ノ
ードがそれぞれ前述の（７）、（８）式で表される電位
変化を示すが、やはりワード線を戻した後元の状態に復
帰する。この様にこの実施例のメモリセルは非破壊読出
しが行われるので、通常のＤＲＡＭのようにビット線ご
とにセンスアンプを必要としないし、すフレッシュも必
要としない。

データ書き込みは、第２０図に示すように、ＲＡＳ及び
ライトネーブル信号■を“Ｌ”とし、ＤＩＮバッファか
らＩ１０線、ｐｒｅ１１０線、ビット線を経由してワー
ド線で選択されたメモリセル（第２０図の場合はメモリ
セルＡ）へ所定の電位を書込むことにより行う。ＤＩＮ
バッファの電流供給能力をメモリセルのＮＰＮトランジ
スタの流せるベース電流ＩＢより大に設定し、“１”の
場合はＶＢＥＩ、“Ｏ”の場合はｖ　Ｂｇｏを記憶ノー
ドＳに強制的に書込む。“１”の場合ｖＰ以上の書込み
電位、“０”の場合Ｖ、以下の書込み電位を用いれば、
それぞれ、ＶＢ□、ｖＢＩ！ｏの安定点に落ち着く。

次に一括消去（フラッシュクリア）の動作を説明する。

−括消去の原理は次の通りである。前述したように、セ
ルのバイポーラトランジスタのベースにデータを記憶し
ておくためには、逆方向のベース電流が流れる状態のバ
イアスが必要である。

この逆方向のベース電流が観測されるか否かは、コレク
タ電圧のレベルによって決定されることはすでに第５図
、第６図で説明した。すなわち、第５図では、ｖｃＥを
５．７５Ｖに設定した場合、ベース電流Ｉ　Ｂ　カ０．
５０Ｖ　＜　Ｖ　Ｂｗ＜　０．６６Ｖ　（７）範囲テ負
トナリ、第６図では、ｖｃＥを１ｖに設定した場合、ｖ
８゜の全領域で負のベース電流は観測されずＩＢは常に
正であった。したがって、バイポーラトランジスタのベ
ースノードにデータを記憶した状態で負のベース電流が
現れない電位までコレクタ電圧を下げてやると、Ｖ、、
、なる安定点電位がなくなり、データ“１″を記憶して
いても、正のベース電流により全てＶｅｇｏ−ＯＶのデ
ータ“０”に書き換わる。すなわち、記憶データ“Ｏ”
１″の内容に無関係に、バイポーラトランジスタのコレ
クタ電圧を一括して低下させることにより、全メモリセ
ルのデータは消去されて“０”となる。

具体的にこの一括消去の動作を第１７図、第１８図およ
び第２１図を用いて説明する。コレクタバイアス回路２
は、定常状態では、その出力バッファのｐチャネルＭＯ
ＳトランジスタＱ４１がオン状態にあって、メモリトラ
ンジスタが二つの安定点を持つ状態になるコレクタ電圧
Ｖｃが出力されている。第２１図に示すように、ＲＡＳ
またはＣ８が”Ｈ”レベルの状態で、チップ外部から制
御信号ＦＣが“Ｈ°レベルから“Ｌ”レベルになると、
−括消去制御回路３からの内部制御信号ＦＣが“Ｌ“レ
ベルから“Ｈ“レベルになる。これにより、コレクタバ
イアス回路２の出力は“Ｌ″レベルなり、全メモリセル
に記憶されているデータは瞬時にクリアされて、全デー
タが“０″となる。

チップ外部からの制御信号ＦＣを用いることなく、同様
の一括消去を行うこともできる。すなわち第２２図のよ
うに、Ｃ８が“Ｈ″レベル状態で、書込みイネーブル信
号■を“Ｈｓ、“Ｌ“′Ｈ”と少なくとも一回以上トグ
ルさせることにより“Ｈ”レベルの内部制御信号ＦＣを
発生するような一括消去制御回路を構成すればよい。

この実施例によれば、全メモリセルのデータを瞬時に、
例えば１００　ｎ　ｓｅｅ程度で消去することができる
。従来のＤＲＡＭでは、例えば１６Ｍビットを考えると
、全メモリセルに“０′データを書き込むには、サイク
ルタイム１００ｎｓｅｃとして、 １００ｎｓｅｅ　Ｘ１６Ｍ−１６００ｍｓｅｃ＝１．６
ｓｅｃ を要する。これに比べてこの実施例では、フラッシュク
リアに要する時間は１／１６Ｍで済む。したがって例え
ば、画像用メモリに適用した場合に、画面のクリアを瞬
時に行うことが可能になる。

なお、セルアレイが複数のブロックに分割されている場
合に、ブロック毎に一括消去を行うようにすることもで
きる。第２３図はそのような実施例の構成である。図に
示すように、複数のセル・ブロックＩＡ、ＩＢ、ＩＣ，
・・・に対してそれぞれにコレクタバイアス回路２Ａ、
２Ｂ、２Ｃ，・・・が設けられる。このとき、各セル・
ブロックＩＡ。

ＩＢ、ＩＣ，・・・のコレクタ電極線を独立に制御でき
るようにするためには、セル・ブロックＬＡ。

１Ｂ、　　１Ｃ，・・・が互いに独立したＮウェルに形
成されることが必要である。この様にセル・ブロック毎
に設けられたコレクタバイアス回路に対して、アドレス
信号Ａｄｄと制御信号ＦＣによりブロック選択を行うブ
ロック選択回路４が設けられる。ブロック選択回路４は
例えば第２４図に示すようなデコーダ回路である。制御
信号ＦＣとアドレス信号ＡＯ，ＡＯ，Ａｌ、Ａｔの組み
合わせによって制御信号Ｆ　ＣＡ　、　　Ｆ　Ｃｓ　、
　　Ｆ　Ｃｃのいずれか一つが“Ｈ”　レベルになる。

これにより、アドレスによって選択されたコレクタバイ
アス回路のみが“Ｌ＃レベルを出力して、セル・ブロッ
ク単位の消去が行われる。

［発明の効果］ 以上述べたように本発明によれば、バイポーラトランジ
スタの逆方向ベース電流を用いた全く新しいメモリを提
供することができる。特に、本発明のフラッシュクリア
機能を用いることによって瞬時に、全メモリセル或いは
分割されたセル・ブロックのデータを消去することがで
き、画像用メモリ等に利用して画面のクリアを瞬時に行
うことが可能になる。

【図面の簡単な説明】

第１図は、本発明におけるバイポーラトランジスタを用
いた動作回路図、 第２図はバイポーラトランジスタの断面図、第３図はそ
の不純物プロファイルを示す図、第４図はＶ　Ｃ！−６
，２５Ｖの場合のベース電流−ベース電圧特性を示す図
、 第５図はＶ　Ｃ！−５，７５Ｖの場合のベース電流−べ
−スミ圧特性を示す図、 第６図はＶ　ｃｇ＝　１．ＯＶの場合ベース電流−ベー
ス電圧特性を示す図、 第７図は本発明におけるバイポーラトランジスタの動作
を説明する図、 第８図はそのバイポーラトランジスタを電圧保持回路に
適用した場合を説明する図、 第９図はその動作を説明するための図、第１０図は他の
電圧保持回路例を示す図、第１１図は本発明の実施例の
メモリセル構成を示す図、 第１２図はそのバイポーラトランジスタの動作特性を示
す図、 第１３図は同じくそのセルアレイの構成を示す図、 第１４図および第１５図は同じくセンスアンプの構成例
を示す図、 第１６図は同じくダミーセルの構成例を示す図、第１７
図は同じく一括消去を行う回路部の構成を示す図、 第１８図はその一括消去を行う回路部の具体的構成を示
す図、 第１９図はそのメモリの読出し動作を説明するタイミン
グ図、 第２０図は同じく書き込み動作を説明するタイ第２４図
はそのブロック選択回路の構成例を示す図である。 １・・・セルアレイ、ＩＡＩ　　１ａ＋　　ｌｃ・・・
セル・ブロック、２，２Ａ、２８．２Ｃ・・・コレクタ
バイアス回路、３・・・−括消去制御回路、４・・・ブ
ロック選択回路、Ｍ／Ｃ・・・メモリセル、Ｄ／Ｃ・・
・ダミーセル、ＢＬ・・・ビット線、ＷＬ・・・ワード
線、

Claims (3)

【特許請求の範囲】
1. （１）バイポーラトランジスタと、このバイポーラトラ
   ンジスタのベースとビット線との間に設けられ、ワード
   線で制御されるスイッチング素子とを有するメモリセル
   が複数個配列形成されたセルアレイと、 このセルアレイを構成するバイポーラトランジスタのコ
   レクタ・エミッタ間に、ベース、エミッタ間電圧が増大
   するに従いベース電流の極性が変化するような電圧を印
   加するコレクタバイアス回路と、 このコレクタバイアス回路を制御して前記バイポーラト
   ランジスタのコレクタ・エミッタ間電圧をメモリ機能を
   喪失するレベルまで低下させることにより前記メモリセ
   ルのデータを消去する制御回路と、 を有することを特徴とする半導体記憶装置。
2. （２）前記制御回路の制御信号は、チップ外部から入力
   されるか、またはチップ外部から入力されるチップセレ
   クト信号■とライトイネーブル信号■によりチップ内部
   で生成されることを特徴とする請求項１記載の半導体記
   憶装置。
3. （３）前記制御回路は、前記セルアレイの全メモリセル
   を一括消去するか、または、前記セルアレイが複数のセ
   ル・ブロックに分割され、前記コレクタバイアス回路が
   セルブロック毎に設けられ、前記制御回路は、その出力
   がブロック選択回路を介して選択されたセルブロックの
   コレクタバイアス回路に供給されてブロック毎にメモリ
   セルを一括消去することを特徴とする請求項１記載の半
   導体記憶装置。