JPH03201623A - 信号レベル変換のためのアーキテクチャ - Google Patents

信号レベル変換のためのアーキテクチャ

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JPH03201623A
JPH03201623A JP2262949A JP26294990A JPH03201623A JP H03201623 A JPH03201623 A JP H03201623A JP 2262949 A JP2262949 A JP 2262949A JP 26294990 A JP26294990 A JP 26294990A JP H03201623 A JPH03201623 A JP H03201623A
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JP
Japan
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signal
signal level
control
architecture
level system
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JP2262949A
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English (en)
Inventor
Christopher M Wellheuser
クリストファー　エム・ウエルヘウサー
Richard T Moore
リチャード　ティ．ムーア
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable

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  • Mathematical Physics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、１つの信号レベル系から他の信号レベル系へ
の変換に関連し、更に詳しくは、電子通信及びデータ処
理システム用のインターフェースアーキテクチャであっ
て、エミッタ結合論理素子（ＥＣＬ）の信号レベル系と
、トランジスタ・トランジスタ論理回路（ＴＴＬ）の信
号レベル系又は相補型金属酸化膜半導体（ＣＭＯＳ）の
信号レベル系との間での信号変換の用に供するインター
フェースアーキテクチャに関するものである。
〈従来の技術〉 集積回路のデザインが進歩し、集積回路が技術のほぼ全
ての分野にわたって使用されてくるにつれて、論理回路
の、個々の製品系列が、例えば、ＥＣＬや、ＴＴＬや、
ＣＭＯＳや、ＢｉＣＭＯ３等のように進化発展してきた
。技術者が、特注チップか、マルチチップ　アレイか、
はたまたシステム全体のいずれをデザインするのかによ
って、使用されるべき集積回路の製品系列が、デザイン
の制約条件、例えば、信号伝達遅延時間や、消費電力や
、ノイズマージン（雑音余裕）や、ファン　アウトや、
サイズや、パッケージングや、所要電源などによって決
定される。各チップないしシステムは、設計上の異なる
制約条件や用途目的を有する他のチップないしシステム
に対して決まってインターフェース接続される必要があ
るので、互いに異なる信号レベル系ないしシステム　ア
ーキテクチャ間での通信が常に大きな問題になってきて
いる。
信号レベル系間での通信に関しての基本的な事柄は、個
々の集積回路の制御入力端子またはビンに作用する入力
信号の信号レベルを配慮し、それを確定することである
。異なる製品系列の集積論理回路は、入出力信号に関し
て、異なる信号レベルを保有している。
プロセッサのように大きくて複雑なシステムにあっては
、例えば、１つの信号レベルから、他の信号レベルへの
信号変換は、一般に、大部分のデータが伝送されるバス
　インターフェースにおいて行なわれる。異なる信号レ
ベル間において、信号変換を実行するような素子の制御
こそが、この場合、主要な問題となる。信号変換の問題
に対する従来の解決法にあっては、制御入力ビンに作用
する入力信号の信号レベルが、すべて単一の信号レベル
のもの、即ち論理回路素子としての単一の製品系列から
到来するものであると仮定されてきた。しかしながら、
現今のシステムに関しては、この仮定が常に正しいとい
うことはない。かくて、異なる幾つかの信号レベル系に
由来する異なる幾つかの信号レベルを有する入力制御信
号により付勢される信号レベル系間に、唯一の有効な信
号レベル変換回路を設けることが必要になってきている
。
〈発明が解決しようとする問題点〉 本発明の主目的は、信号レベル系間における信号変換を
制御するための信号レベル変換回路のアーキテクチャを
提供することである。
本発明の別の目的は、バス　インターフェースアーキテ
クチャを提供し、これにより、異なる幾つかの信号レベ
ルを有する幾つかの信号レベル系からの制御信号により
１つの信号レベル系から他の信号レベル系への信号変換
を制御することである。
〈問題点を解決するための手段〉 本発明の上記目的及び他の目的を達成すべく、１つの回
路アーキテクチャが提供される。この回「ａアーキテク
チャにおいて、例えば、バッファ用の、又はトランシー
バ用の、又は、記憶素子付きバッファ用の出力活性化制
御ビンが、単一の制御信号により、当該単一の制御信号
を発した信号レベル系とは関係なく、制御可能であり、
上記単一の制御信号が出力側依存の制御信号である場合
には、自己が制御する上記バッファ等の各素子からの出
力信号と同じ信号系のものとして、その信号レベル系か
ら発せられるが、上記単一の制御信号が入力端依存の制
御信号である場合には、自己が制御する上記バッファ等
の各素子への入力信号と同じ信号系のものとして、その
信号レベル系から発せられる。
〈実施例〉 本発明は、ＥＣＬ信号レベル系、ＴＴＬ信号レベル系又
はＣＭＯＳ信号レベル系間で、高率の信号レベル変換を
行なうようなＥＣＬ／ＴＴＬないしＥＣＬ／ＭＯＳクラ
ス素子のアーキテクチャを明らかにするものである。こ
の類の素子には、下記機能を有する素子のほか、これと
は補相機能のものが含まれており、それらの素子には、
バッファ、トランシーバ、ラッチ、フリップフロップ、
ラッチング　トランシーバ、レジスタ付きトランシーバ
、それに加えて、トランスペラントラッチ機能とＤ形フ
リップフロップ機能を備えたトランシーバがある。この
明細書で記述される制御アーキテクチャは、上記ＥＣＬ
／ＴＴＬないしＥＣＬ／ＭＯＳクラス素子の双方に適用
されるが、技術的範囲において、これらの素子のみに限
定されるものではない。本発明のアーキテクチャに関し
ての、駆動容量や、出力ビン数や、ビット長などの構成
上の変形例はもとより、技術上の変形例でさえも、本発
明の原理の応用例から、必ずしも記述外のものとして排
除されない。
本発明のアーキテクチャの中核を成すのは、各素子にお
ける制御ビンの入力信号レベルを確定するということで
ある。第１図を参照すると明らかなように、同図には、
８ビツト　バッファ構成が図示されており、そこでは、
２つのビン１０．１２が、出力活性化側゛御に当てられ
ている。これらのビンｌ０１１２は、ＮＯＲ回路１４（
７）入力となり、ＮＯＲ回路１４では、これらの入力の
うちの一方が、ＥＣＬ対応のものであり、残りの一方が
、ＴＴＬ／ＣＭＯＳ対応のものである。このことにより
、信号レベル変換回路１６を制御する単一の制御信号に
よって、バッファ出力をどちらか一方の信号レベル系（
ＥＣＬか、又はＴＴＬ　）のものに制御するという選択
の自由が得られる。第２図に示される８ビツトのトラン
シーバ構成に関しては、ＴＴＬボート用の活性化制御ビ
ン１２は、ＴＴＬ対応のものであるが、ＥＣＬボート用
の活性化制御ビンｌＯは、ＥＣＬ対応のものである。バ
ッファ１８の出力は、信号レベル変換回路２０を制御し
て、ＴＴＬ信号レベル系からＥＣＬ信号レベル系への変
換を行ない、一方バッファ２２の出力は、信号レベル変
換回路２４を制御して、ＥＣＬ信号レベル系からＴＴＬ
信号レベル系への変換を行なう。明らかに、ＥＣＬから
ＴＴＬへの信号レベルの変換が行なわれる場合には、信
号変換回路群２０の出力が、非活性化されるが、一方、
ＴＴＬからＥＣＬへの信号レベルの変換が行なわれる場
合には、信号レベル変換回路群２４の出力が非活性化さ
れる。このような素子では、従来の素子とは違って、ト
ランシーバの出力をいずれか一方の信号レベル系に制御
できるという技術上の利点が提供される。
トランスベラントラッチないしわ形フリラップフロップ
のような記憶素子形の構成に関しては。
第３図にホされるように、記憶素子（ラッチ）２８を備
えた反転バッファ２６が採用可能である。ラッチ活性化
制御ビン、即ちクロックビン１ｏは、ＥＣＬ信号レベル
系からＴＴＬ信号レベル系への変換が行なわれる場合に
は、ＥＣＬ対応のものであるが。
ＴＴＬ信号レベル系からＥＣＬ信号レベル系への変換が
行なわれる場合には、ＴＴＬ対応のものである。
このことによって、データ及びクロック信号（即ちラッ
チ活性化制御信号）をすべて、同信号レベル系のものに
して、立上り期間や保持期間の問題を単純にするという
利点が得られる。これらの記憶素子構成の出力活性化制
御１２は、ＥＣＬからＴＴＬへの信号レベル系の変換が
行なわれる場合には、ＴＴＬ対応のものであるが、ＴＴ
ＬからＥＣＬへの信号レベル系の変換が行なわれる場合
には、ＥＣＬ対応のものである。
このような構成は、バス　インターフェースの観点から
見た場合、バス用の信号系に向けてのデータ伝送を制御
する出力活性化制御信号と、出力信号とが同一の信号レ
ベル系のものになるという点で、好都合である。かかる
観点から、上記の制御信号は、フラッグとしても働き、
プロセッサに対して、データの受入れ準備ができている
旨を通知する。
既述の基本ドライバーや、トランシーバや、記憶素子構
成は、記憶素子付きトランシーバなどのような組合構成
にまで拡張可能であるが、かかる拡張においても、制御
論理信号のアーキテクチャに関しては、同一の信号系が
維持される。例えば、ここで限定的な意味でなしに記述
された本発明の機能的実施例のこのような組合わせは、
当業界における通常的な技術の範囲内のものとして予見
されるので、本願明細書の特許請求の範囲の桐に記載さ
れた技術的範囲内に存するもである。
〈発明の要約〉 記述されているものは、ＥＣＬとＴＴＬ／ＣＭＯＳ間で
の信号レベル変換を行なうためのアーキテクチャである
。このアーキテクチャでは、信号レベル変換回路１６に
印加される制御信号は、上記アーキテクチャがそでで使
用されている周辺素子の出力信号と同じ信号レベル系の
ものである。
くその他の開示事項〉 １．１つの信号レベル系から他の信号レベル系への信号
レベル変換を行なうための信号プロセッサ用の信号レベ
ル変換アーキテクチャにおいて、第１の信号レベル系か
らの第１の制御信号を受信する第１の入力回路と、 第２の信号レベル系からの第２の制御信号を受信する第
２の入力回路と、 第１、第２の信号レベル系と、複数の信号変換回路との
間に接続され、第１の制御信号又は第２の制御信号の受
信に応答して、第３制御信号を発信する論理回路とを含
んで成り、 各信号レベル変換回路が、第１の信号レベル系からの個
々のデータ信号と、第３の制御信号とを受信して、第２
の信号レベル系での出力を発信することを特徴とする信
号プロセッサ用の信号レベル変換アーキテクチャ。
２、該論理回路は、論理素子を含み、該論理素子は入力
としてＥＣＬ論理信号を受信すると共にＴＴＬ論理信号
とＣＭＯ５論理信号との組のうちの１つの論理信号をも
受信し更に１つの出力をも有することを特徴とする特許
請求の範囲第１項記載の該信号プロセッサ用のデータ翻
訳アーキテクチャ。
３、該トランスレータ回路の各々は、３状態素子である
ことを特徴とする特許請求の範囲第１項記載の該信号プ
ロセッサ用のデータ翻訳アーキテクチャ。
４、該第１制御信号は、ＥＣＬ制御信号であることを特
徴とする特許請求の範囲第１項記載の該信号プロセッサ
用のデータ翻訳アーキテクチャ。
５、該第２制御信号は、　ＴＴＬとＣｕＯ２の制御信号
の組のうちの１つの制御信号から成ることを特徴とする
特許請求の範囲第１項記載の該信号プロセッサ用のデー
タ翻訳アーキテクチャ。
６、コンピュータのプロセッサにおける使用のためのＥ
ＣＬ／ＴＴＬ　トランシーバ　アーキテクチャであって
、 第１論理レベルを有する第１制御信号を受信するための
第１入力回路と、 第２論理レベルを有する第２制御信号を受信するための
第２入力回路と、 該第１入力回路と、複数の第１トランスレータ回路との
間に接続される第１バッファ回路であって、該複数の第
１トランスレータ回路の各々は持続されて該第１入力回
路からの該第１制御信号を受信すると共に該第２論理レ
ベルから成る第１データ信号をも受信して、該第１論理
レベルから成る第１出力信号を発信する、該第ｉバッフ
ァ回路と、 該第２入力回路と、複数の第２トランスレータ回路との
間に接続される第２バッファ回路であって、該？！！数
の第２トランスレータ回路の各々は接続されて該第２入
力回路からの該第２制御信号を受信すると共に、該第１
論理レベルから成る第２データ信号をも受信して該第２
論理レベルから成る第２出力信号を発信する、該第２バ
ッファ回路と。
を含む、ＥＣＬ／ＴＴＬ　）ランシーバ　アーキテクチ
ャ。
７、該第１バッファ回路は、反転増幅器回路と非反転増
幅器回路との組のうちのｉつの増幅器回路であることを
特徴とする特許請求の範囲第６項記載のＥＣＬ／ＴＴＬ
　トランシーバ　アーキテクチャ。
８、該第２バッファ回路は、反転増幅器回路と非反転増
幅器回路との組のうちの１つの増幅器回路であることを
特徴とする特許請求の範囲第６項記載のＥＣＬ／ＴＴＬ
　トランシーバ　アーキテクチャ。
９、該第１及び該第２トランスレータ回路の各々は、３
状態素子であることを特徴とする特許請求の範囲第６項
記載のＥＣＬ／ＴＴＬ　）ランシーバアーキテクチャ。
１０、該第１論理レベルは、ＥＣＬ論理レベルであり、
そして該第２論理レベルは、ＴＴＬとＣｕＯ２の論理レ
ベルの組のうちの１つの論理レベルから成ることを特徴
とする特許請求の範囲第６項記載のＥＣＬ／ＴＴＬ　ト
ランシーバ　アーキテクチャ。
１１、データ処理システムにおいて使用され、成る周辺
信号機器における信号を記憶して当該信号を、もう１つ
別の周辺信号機器における信号に翻訳するように作用す
るデータ翻訳アーキテクチャであって、 第１周辺信号機器からの第１制御信号を受信する第１入
力回路と、 第２周辺信号機器からの第２制御信号を受信する第２入
力回路と、 該第１入力回路と、複数の記憶レジスタとの間に接続さ
れる第１バッファ回路であって、該記憶レジスタの各々
は、該第１制御信号を受信すると共に該第１周辺信号機
器からの複数のデータ信号のうちの１つをも受信し且つ
１つの出力をも有する、該第１バッファ回路と、 該第２入力回路と、複数のトランスレータ回路との間に
接続される第２バッファ回路であって、該トランスレー
タ回路の各々は接続されて該第２制御信号を受信すると
共に個々の該出力をも受信し且つ該第２周辺信号機器に
おける１つの信号をも出力する、該第２バッファ回路と
、を含む、データ翻訳アーキテクチャ。
１２、該第１周辺信号機器は、ＥＣＬ論理レベル信号機
器から成り、そして該第２周辺信号機器は、ＴＴＬとＣ
ＭＯＳの論理信号レベルの組のうちの１つの論理信号レ
ベルの機器から成ることを特徴とする特許請求の範囲第
１１項記載のデータ翻訳アーキテクチャ。
１３、該第１周辺信号機器は、ＴＴＬとＣＭＯＳの論理
信号レベルの組のうちの１つの論理信号レベルの機器か
らなり、そして該第２周辺信号機器は、ＥＣＬ論理信号
レベルの機器から成ることを特徴とする特許請求の範囲
第１１項記載のデータ翻訳アーキテクチャ。
１４、該トランスレータ回路の各々は、３状態素子であ
ることを特徴とする特許請求の範囲第１１項記載のデー
タ翻訳アーキテクチャ。
【図面の簡単な説明】
第１図は、本発明のアーキテクチャによって構成された
反転バッファのブロック図を示す。 第２図は、本発明のアーキテクチャによって構成された
トランシーバのブロック図を示す。 第３図は、本発明のアーキテクチャによって構成された
記憶素子を備えた反転バッファのブロック図を示す。 １２・・・・・・ビン ・・・・・・ＮＯＲ回路 ２０．２４・・・・・・信号レベル変換回路２２・・・
・・・バッファ

Claims (1)

  1. 【特許請求の範囲】 １つの信号レベル系から他の信号レベル系への信号レベ
    ル変換を行なうための信号プロセッサ用の信号レベル変
    換アーキテクチャにおいて、第１の信号レベル系からの
    第１の制御信号を受信する第１の入力回路と、 第２の信号レベル系からの第２の制御信号を受信する第
    ２の入力回路と、 第１、第２の信号レベル系と、複数の信号変換回路との
    間に接続され、第１の制御信号又は第２の制御信号の受
    信に応答して、第３の制御信号を発信する論理回路とを
    含んで成り、 各信号レベル変換回路が、第１の信号レベル系からの個
    々のデータ信号と、第３の制御信号とを受信して、第２
    の信号レベル系での出力を発信することを特徴とする信
    号プロセッサ用の信号レベル変換アーキテクチャ。
JP2262949A 1989-09-29 1990-09-29 信号レベル変換のためのアーキテクチャ Pending JPH03201623A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US416,193 1989-09-29
US07/416,193 US5023487A (en) 1989-09-29 1989-09-29 ECL/TTL-CMOS translator bus interface architecture

Publications (1)

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JPH03201623A true JPH03201623A (ja) 1991-09-03

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ID=23648967

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