JPH03202910A

JPH03202910A - 同期化回路

Info

Publication number: JPH03202910A
Application number: JP1340403A
Authority: JP
Inventors: Makoto Okazaki; 眞岡崎; Yuji Shibata; 柴田　雄司
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-29
Filing date: 1989-12-29
Publication date: 1991-09-04
Anticipated expiration: 2011-01-10
Also published as: JPH081572B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕非同期信弼をクロックに同期して出力する非同期信号同
期化回路に関し、非同期信号をクロックに同期させて確実に出力し、更に
はクロンクパルスの設定に関しての手間のかからない同
期化回路を提供することを目的とし、非同期信号をクロックに同期して出力する同期化回路に
おいて、非同期信号の各ビットをラッチする第１の同期
化回路と、第１の同期化回路が非同期信号をラッチする
時期より一定期間後に、非同期信号の各ビットをラッチ
する第２の同期化回路と、第１の同期化回路の出力と第
２の同期化回路の出力の対応する全てのビットが等しい
ことを検出する一致検出回路と、該一致検出回路により
一致を検出した時は、第１の同期化回路又は第２の同期
化回路の出力信号をラッチする第３の同期化回路を有す
るように構成する。

〔産業上の利用分野］本発明は、非同期信号をクロックに同期して出力する非
同期信号の同期化回路に関する。

〔従来の技術〕

従来の同期化回路では、自装置のクロックの立ち上がり
又は立ち下がりのタイミングに、非同期信号を取り込も
うとする場合に、非同期信号が“Ｉ　ＩＩ→“０”′あ
るいは″゛０°′弓゛１パに切り換わるタイミングと、
この非同期信号を取り込むフリップフロップ（以下、Ｄ
ＦＦと称す）のクロックの取り込みタイミングが一致す
る（即ち、ＤＦＦのセットアツプ又はホールド時間を満
足していない）場合がある。この時には、動作不安定と
なり出力レベルは“′１′′、“′０“のどちらに落ち
着くかは不定であり、“′１°゛又は“０°゛に落ち着
くまでの間、発振が起こりうる。通常、この現象は非同
期回路で必ず発生するものであり、このためＤＦＦの出
力の後段にＤＦＦを設置し、かつ−段目のＤＦＦと異相
のクロックを配ることにより、不安定レベルの伝播を防
止することが多い。

１ビツトの非同期信号をクロックパルスに同期させて出
力する回路として、第７図に示す回路が一般である。図
中、７１−１は第１のＤＦＦ、７１−２は第２のＤＦＦ
である。ｘｌは非同期信号、Ｙ、は同期化信号である。

Ｔ　Ｉ、　Ｔ　ｚはそれぞれ第１のＤＦＦ７１−１と第
２のＤＦＦ７１−２のクロックパルスであり、クロック
Ｔ１は時刻Ｔ１で立ち上がるパルス、クロックＴ２は時
刻Ｔ２で立ち上がるパルスである。ただし、Ｔ＋−Ｉ−
Ｔｚである。従って、非同期信号ｘ１は第１のＤＦＦ７
１−１に入り、クロックＴ、で出力信号Ｑ１と、して出
力され、第２のＤＦＦ７１−２に入る。この第２のＤＦ
Ｆ７１−２からは、クロックＴ２で出力信号Ｑ２として
出力される。

第８図は従来回路のタイムチャート（１ビツトの非同期
信号時）を示す図である。図中、上から順番に非同期信
号ＸＩ、クロックＴＩ、クロックＴ２、第１のＤＦＦ７
１−１の出力Ｑ　ｌ　、第２のＤＦＦ７１−２の出力Ｑ
２である。第７図を参照しながら、第８図のタイムチャ
ートを説明していく。第７図において、非同期人力信号
Ｘｌは第１のＤＦＦ７１−１に入るクロックＴ１の立ち
上がりのに同期して出力される。しかし、すでに述べた
様に非同期信号Ｘ、の変化時期■とクロックＴｌの立ち
上がり■が一定期間を内で重なる場合があり、この場合
は第１のＤＦＦ７１−１の出力Ｑ１は一定期間不定０と
なり、出力波形のレベルが“１°゛、°“０゛の順位に
落ち着く。クロックＴ２の立ち上がり■までに落ち着け
ば、この出力信号Ｑ、は、第２のＤＦＦ７１−２のクロ
ックＴ２の立ち上がり■により同期化され、安定した出
力信号Ｑ２が出力される０゜クロックＴ２の立ち上がり
■までに落ち着かなければ、この出力信号Ｑ１は、第２
のＤＦＦ７ｍ−２のクロックＴ２の立ち上がり■と一致
するため、先程と同様に出力信号Ｑ２は一定期間不定と
なる。

従って、出力信号Ｑ１の値を第２のＤＦＦ７１−２によ
り上記期間以上遅れたＴ２の立ち上がり■でサンプルす
ることにより、安定な出力信号Ｑ２を出力することがで
きる［相］。

以上、非同期信号ｘ１が１ビツトからなる時を考えたが
、−ｍに複数のビットによりなる非同期信号Ｘ２をクロ
ックに同期して取り込む場合を説明する。一般に、非同
期化信号Ｘ２が複数ビットからなる場合には、各ビット
による信号の変化時期が微妙に相違する。このため、第
７図の回路を用いた場合に、クロックパルスＴ、の立ち
上がりに非同期信号ｘ２の変化時期で一致するビットが
出てくる。従って、この場合の同期化信号Ｙ１は、“０
”になるか１゛になるか不定となるビットが存在するた
めその値を用いることができない。

そこで、従来はストローブ信号を用いることで複数ビッ
トを同期化していた。第９図はストローブ信号による複
数ビットの非同期信号の同期化回路例である。図中、９
１−１ないし９１−３はＯＦＦであり、第１のＤＦＦ９
１１はストローブ信号Ｓを人力とし、クロックパルスＴ
、に同期させて出力信号Ｑ、を出力する。第２のＤＦＦ
９１２は出力信号Ｑ１を人力とし、クロックパルスＴ２
に同期させて出力信号Ｑ２を出力する。第３のＤＦＦは
複数ビットの非同期信号Ｘ２を人力とし、先出力信号Ｑ
２に同期させて同期信号Ｙ２を出力する。

第１Ｏ図は従来回路のタイムチャート（複数ピントの非
同期信号時）。図中、上から順番に複数ビットからなる
非同期信号Ｘ２、ストローブ信号Ｓ１クロツクパルスＴ
Ｉ、クロックパルス下２第１のＤＦＦ９１−１の出力信
号ＱＩ、第２のＤＦＦ９１−２の出力信号Ｑ　Ｚ　、第
３のＤＦＦ９１３の出力信号Ｙ２である。非同期信号ｘ
２は、各ビットごとにパラレルに入ってくる信号であり
、例えば５ピントからなるｒｏｏｏｌｏ」、ｒｌ。

ｉｏｏ」、ｒｌｏｏｌｌ」、　　・・・・・・という形
のデータ信号である。クロックＴ１とクロックＴｔは非
同期信号ｘ２の１データ当たり、５サイクルである場合
である。まず、第１のＤＦＦ９１−１に入るストローブ
信号ＳをクロックＴ１に同期化させて、出力信号Ｑ１　
として出力する。即ち、クロックＴ、の立ち上がり■′
により出力信号Ｑ、として出る＠′。この時、ストロー
ブ信号の変化時期と、クロックＴ１の立ち上がりとが一
致しているため、出力信号Ｑ１＠′は振れてしまい“１
”か又は°′Ｏ°“に落ち着いてしまう。

ここで、“、１″に落ち着いた場合（実線）には、次の
クロックＴ２の立ち上がり■′に同期して出力信号Ｑ２
　“１”として出力するＯ′　（実線）。

そして、この出力信号Ｑ２は第３のＤＦＦのクロックと
して入る。そして、この出力信号Ｑ２の立ちＬがり０′
に同期化して非同期信号Ｘ２を出力信号Ｙ２として出力
する■′。

一方、“０゛に落ち着いた場合（点線）には、次のクロ
ックＴ２の立ち上がり■′ではなく、その次のクロック
Ｔ２の立ら上がり■′に同期して出力信号Ｑ２　°“１
′′として出力する０′　（点線）。

そして、この出力信号Ｑ２は第３のＤＦＦのクロックと
して入る。そして、この出力信号Ｑ２の立ら」二がり０
′に同期化して非同期信号Ｘ２を出力信号Ｙ２として出
力する＠′。このため、もしクロックＴ１の立ち上がり
とストローブ信号Ｓの変化時期が一致したとしても、非
同期信号Ｘ２には正確に同期化信号Ｙ２としてｒｌｏ　
１００．を出力できる。

〔発明が解決しようとする課Ｂ］第１１図は非同期信号が複数ビットの時のタイムチャー
トである。この場合、クロックＴＩ、クロックＴ２が非
同期信号Ｘ２当たり３サイクルである場合である。まず
、第１のＤＦＦ９１−１に入るストローブ信号Ｓをクロ
ックＴ１に同期化させて、出力信号Ｑ１として出力する
。即ち、クロックＴ１の立ち上がり■′により出力信号
Ｑ、として出る０′。この時、ストローブ信号の変化時
期と、クロックＴ、の立ち上がりとが一致しているため
、出力信号Ｑ、＠’は振れてしまい°１”か又は″“０
“に落ち着いてしまう。

ここで、“ｌ′”に落ち着いた場合（実線）には、次の
り０７りＴ２の立ち上がり■′に同期して出力信号Ｑ２
　“１゛として出力する＠′（実線）。

そして、この出力信号Ｑ２は第３のＤＦＦのクロックと
して入る。そして、この出力信号Ｑ２の立ち上がり■′
に同期化して非同期信号Ｘｚ”１０１００’“を出力信
号Ｙ２として出力する■′一方、°“０゛に落ち着いた
場合（点線）には、次のクロックＴ２の立ち上がり■′
ではなく、その次のクロックＴ２の立ち上がり■′に同
期して出力信号Ｑ２　°“１”として出力する［相］′
　（点線）。

そして、この出力信号Ｑ２は第３のＤＦＦのクロックと
して入る。そして、この出力信号Ｑ２の立ち上がり［相
］′に同期化して非同期信号Ｘ２　“１００１１°゛を
出力信号Ｙ２として出力する［相］′。しかし、出力Ｑ
２が確定した［相］′の時点では、非同期信号Ｘ２は既
に次のデータ“１００１１”°に変化しているため、ス
トローブ信号Ｓの［相］′で有効とした非同期信号Ｘ、
”１０１００″を出力することはできない。

つまり、ストローブ信号Ｓを受信する同期化回路のスト
ローブ同期化クロックＴＩ、クロックＴ２のサイクルタ
イムの長さが、有効な非同期信号ｘ２をクロックに同期
させて出力できるかどうか左右することになる。このた
め、非同期信号Ｘ２の１データ当たりに対するクロック
Ｔ５．クロックＴ２のサイクルタイムを考慮する必要が
ある。

このように、まず複数ビットの非同期信号Ｘ２を同期化
する同期化回路において、各ビットをうまく同期化させ
るためのストローブ信号Ｓが必要となるという問題があ
った。また更に、非同期信号Ｘ２の出力源から受信同期
化回路に出力する場合は、複数の非同期信号Ｘ２とスト
ローブ信号Ｓの間隔を合わせて出す必要がある。そして
、クロックＴＩ、クロックＴ２のパルスの周期は、常に
非同期信号ｘ２とストローブ信号Ｓを考慮にいれたパル
ス周期としなければならないという問題があった。

本発明は非同期信号をクロックに同期させて確実に出力
し、更にはクロックパルスの設定に関しての手間のかか
らない同期化回路を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の説明原理図である。図中、１１は第１
の同期化回路であり、複数ビットの非同期信号Ｘを入力
とし、各ビットごとに第１のＤＦＦによりラッチし、そ
の出力を第２のＤＦＦでサンプルする同期化回路である
。

１２は第２の同期化回路であり、複数ビットの非同期信
号Ｘを入力とし、先竿１の同期化回路１１の第１のＤＦ
Ｆのラッチより一定期間後に各信号線をラッチする第３
のＤＦＦと、その出力を第４のＤＦＦによりラッチする
同期化回路からなる。

１３は一致検出回路であり、第１の同期化回路の出力と
第２の同期回路の出力が等しいことを各ビットごとに検
出するものである。一致検出回路１３は第１の同期化回
路１１と第２の同期化回路１１の各ビットごとに比較を
するものである。

１４は第３の同期化回路であり、前記一致検出回路１３
により、第１の同期化回路と第２の同期化回路のすべて
のビットが等しい時のみ、第１の同期化回路の出力又は
第２の同期化回路の出力をラッチするもので第５のＤＦ
Ｆを備えている。

〔作　用〕

本発明では、非同期信号Ｘを第１の同期化回路１１のク
ロックで同期化し、更に第１の同期化回路１１と取り込
みタイミングの異なるクロックにより第２の同期化回路
１２をもって同期化している。この第１と第２の同期化
回路からの出力信号は、一致検出回路１３に入り複数ビ
ットの各ビットが正確に取り込まれているかを調べてい
る。そして、第１と第２の同期化回路の出力信号が一致
した場合には、第３の同期化回路１４により同期信号Ｙ
を出力するようにしている。

従って、非同期信号Ｘの各ビットの変化時期が微妙に相
違していても、第１の同期化回路と第２の同期化回路は
非同期信号Ｘを取り込むクロックのタイミングが異なる
ため、どちらか一方では正確に非同期信号Ｘを同期化す
ることができる。

〔実　施　例〕

第２図は、本発明の一実施例を示す。図中、１１は第１
の同期化回路であり、３２ビツトの非同期信号Ｘを人力
としクロックパルスＴ０に同期させて出力信号Ｑ１を出
力する第１のＤＦＦ２１−１と、先出力信号Ｑ、を入力
としクロックパルスＴｚに同期させて出力信号Ｑ２を出
力する第２のＤＦＦ２ｉ２からなる。

ｌ２は第２の同期化回路であり、３２ビツトの非同期信
号Ｘを人力としクロックパルスＴ１に同期させて出力信
号Ｑ、を出力する第３の０ＦＦ２１−３と、先出力信号
Ｑ、を入力としクロックパルスＴ２に同期させて出力信
号Ｑ４を出力する第４のＤＦＦ２１−４からなる。

１３は一致検出回路であり、コンパレータ２２とコンパ
レータ２２の出力信号Ｃ３とクロックＴ、とのアンドを
取るアンドゲート２３からなる。

第３図はこの一致検出回路１３の一実施例構成図であり
、ＥＸＮＯＲ３１−１ないし３１−３２とＡＮＤ３２か
らなる。出力信号Ｑ２の各ビットに対応する出力信号Ｑ
４のビットは、ＥＸＮＯＲ３１−１ないし３ｍ−３２の
人力となっている。このため、各対応するビットが一致
した時のみＥＸＮｏｒ？は論理ｒｌＪを出力する。従っ
て、３２ビツトすべて一致した時のみ、コンパレータ１
３からは論理ｆｌＪが出力信号Ｃ１として出力される。

１４は第３の同期化回路であり、第５のＤＦＦ２１−５
からなる。この第５のＤＦＦ２１−５は第１の同期化回
路１１の出力信号Ｑ、の入力を、コンパレータ２２の出
力信号Ｃ９とクロックＴ。

のアンド２３をとったクロックパルスに同期化させてい
る。

第４図はクロックのタイミング図である。図中、クロッ
クＴ０ないしＴ３は、それぞれ時間Ｔ０ないしＴ、にお
ける立ち上がりによりデータをサンプリングするもので
ある。

第５図は本発明の実施例のタイムチャートであり、非同
期信号のデータの変わり目がクロックパルスの立ち上が
りに一致していない時の例である。

図中、上から順番に非同期信号Ｘ、第１のＤＦＦ２１−
■の出力信号Ｑ１、第２のＤＦＦ２１−２の出力信号Ｑ
！、第３のＤＦＦ２１−３の出力信号Ｑ３、第４のＤＦ
Ｆ２１４の出力信号Ｑ４、コンパレータ２２の出力信号
Ｃ１、第５のＤＦＦ２１−５の書き込みクロック信号、
第５のＤＦＦ２５−１の出力信号Ｙである。

以下、第２図を参照にしながら説明をしていく。

まず、３２ビツトの人力非同期信号Ｘが第１の同期化回
路１１に入る場合を考える。入力非同期信号Ｘは第１の
同期化回路の第１のＤＦＦ２ｍ−１のクロックＴ。の立
ち上がりに同期して、出力信号Ｑ１が出力される（１）
。この場合は、データの切り換わりタイミングと、クロ
ックＴ０の取り込みタイミングは一致してはいないので
、出力信号Ｑは確定する。この出力信号Ｑ、は第２のＤ
ＦＦ２１−２に取り込まれクロックＴ２に同期して出力
信号Ｑ２として出力される（２）。この出力信号Ｑ２は
、確定している出力信号Ｑ１を取り込んでいるため確定
している。次に人力非同期信号Ｘが第２の同期化回路１
２に入る場合を考える。入力非同期信号Ｘは第２の同期
化回路の第３のＤＦＦ２１−３のクロックＴ、の立ち上
がりに同期して、出力信号Ｑ３が出力される（３）。こ
の場合も、データの切り換わりタイミングと、クロック
Ｔ、の取り込みタイミングは一致してはいないので、出
力信号Ｑ３は確定する。このため、上記と同様に出力信
号Ｑ４も確定する（４）。

そして、第１の同期化回路１１の出力信号Ｑ２と第２の
同期化回路１２の出力信号Ｑ４は一致検出回路１３に入
る。ところで、先出力信号Ｑ１゜Ｑ２はそれぞれ確定し
ているので、出力信号ＣＩは一致しているという論理ｒ
ｌＪが入る（５）。このため、クロックＴ、の立ち上が
りに同期されて（６）、第５のＤＦＦ２１５への入力信
号Ｑ２が同期信号Ｙとして出力される（７）。

第６図は本発明の実施例のタイムチャートであり、非同
期信号のデータの変わり目がクロックパルスの立ち上が
りに一致している時の例である。

まず、３２ビツトの人力非同期信号Ｘが第１の同期化回
路１１に入る場合を考える。入力非同期信号Ｘは、第１
の同期化回路の第１のＤＦＦ２１１のクロックＴ０の立
ち上がりに同期して、出力信号Ｑ、が出力される（１）
′。この場合は、データの切り換わりタイミングと、ク
ロックＴ０の取り込みタイミングは一致しているため、
出力信号Ｑ、は不定となり確定しない。即ち、“０゛°
と゛１パにふれた後、どちらか一方に安定する。従って
、３２ビツト中、数ビットは偶然に一致する場合もでて
くる。この不確定信号Ｑ２は第２のＤＦＦ２１−２のク
ロックＴ、に同期させて、出力信号Ｑ２として出力する
（２）′。この時は、出力は安定するが正確な値ではな
い。次に、３２ビツトの入力非同期信号Ｘが第２の同期
化回路１２に入る場合を考える０人力非同期信号Ｘは、
第２の同期化回路の第３のＤＦＦ２１−３のクロックＴ
＋の立ち上がりに同期して、出力信号Ｑ、が出力される
（３）′。この場合は、データの切り換わりタイミング
と、クロックＴＩの取り込みタイミングは一致していな
いため、出力信号Ｑ１は確定する。このため第４のＤＦ
Ｆ２１−４からは確定した出力信号Ｑ４が出力される（
４）′　　一致検出回路１３に出力信号Ｑ２とＱ４が人
力される。この一致検出回路１３では全てのビットが一
致しないため、どれかのＥＸＮＯＲ回路からは論理「０
１が出力される。どれか１つでも論理ｒＱＪがあれば、
アンド回路の出力信号ＣＩは論理ｒＱＪとなる（５）′
このため、クロックＴ、とのアンドをとった第５のＤＦ
Ｆ２１−５は前の出力を保つ（６）′一方、第１の同期
化回路の第１のＤＦＦ２１１では次のクロックＴ、では
データ信号の立ち上がりタイミングとは一致しない。従
って、確定した値をクロックＴ１に同期して出力するこ
とができるので出力信号Ｑ、は確定した信号となり（７
）′クロックＴ２に同期して出力される出力信号Ｑ２は
確定する（８）′。また、第２の同期化回路でも同様に
確定した出力信号Ｑ、、Ｑ、を出力することになる（９
）’　、　００）’。このため、一致検出回路１３から
は、論理ｒｌＪの出力信号Ｃ３が出力されるので０１）
’、クロックＴ３に同期化して０２）Ｍ＋Ｉ定した出力
信号がでることになる０３）′ 〔発明の効果〕以上説明した様に、本発明によれば非同期信号の有効を
あられすストローブ信号やこのストローブ同期化クロッ
クを用いない。このため、取り込む非同期信号に対する
ストローブ同期化クロックのサイクルタイムを考慮する
必要はない。更に、非同期信号の信号変化時期とクロッ
クの立ち上がりタイミングが一致していても確実に有効
な非同期信号を出力信号として出力することができる。

従って、非同期信号をクロックに同期させて確実に出力
することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示すブロック図、第３図は
一致検出回路の一実施例構成図、第４図はクロックタイ
ミング図、第５図は本発明の一実施例のタイムチャート図（非同期
信号の立ち上がりと不一致の時〉、第６図は本発明の一
実施例のタイムチャート図（非同期信号の立ち上がりと
一致の時）、第７図は１ビツトの時の同期化回路、第８図はタイムチャート（１ビツト時）、第９図は複数
ビットの時の同期化回路、第１Ｏ図はタイムチャート（
複数ビット時）・・・・・・クロック５サイクルタイム第１１図はタイムチャート（複数ビット時）・・・・・
・クロック５サイクルタイムである。図中、ｌｌ：第１の同期化回路１２：第２の同期化回路１３ニ一致検出回路１４：第３の同期化回路である。

Claims

【特許請求の範囲】１）非同期信号をクロックに同期して出力する同期化回
路において、非同期信号の各ビットをラッチする第１の同期化回路（
１１）と、第１の同期化回路（１１）が非同期信号をラッチする時
期より一定期間後に、非同期信号の各ビットをラッチす
る第２の同期化回路（１２）と、第１の同期化回路（１
１）の出力と第２の同期化回路（１２）の出力の対応す
る全てのビットが等しいことを検出する一致検出回路（
１３）と、該一致検出回路（１３）により一致を検出し
た時は、第１の同期化回路（１１）又は第２の同期化回
路（１２）の出力信号をラッチする第３の同期化回路（
１４）を有することを特徴とする同期化回路。２）該第１の同期化回路（１１）は非同期信号の各ビッ
トを、第１のＤＦＦによりラッチし、第１のＤＦＦ（１
１−１）のラッチより一定期間後に第１のＤＦＦの出力
を各ビットごとにラッチする第２のＤＦＦ（１１−２）
により構成され、該第２の同期化回路（１２）は非同期
信号の各ビットを第１のＤＦＦのラッチにより一定期間
後にラッチする第３のＤＦＦ（１２−１）と、第３のＤ
ＦＦ（１２−１）のラッチより一定期間後に第３のＤＦ
Ｆ（１２−１）の出力を各ビットごとにラッチする第４
のＤＦＦ（１２−２）により構成されることを特徴とす
る同期化回路。