JPH03203445A - 受信バッファ切り替えによる回線制御方式 - Google Patents
受信バッファ切り替えによる回線制御方式Info
- Publication number
- JPH03203445A JPH03203445A JP1340431A JP34043189A JPH03203445A JP H03203445 A JPH03203445 A JP H03203445A JP 1340431 A JP1340431 A JP 1340431A JP 34043189 A JP34043189 A JP 34043189A JP H03203445 A JPH03203445 A JP H03203445A
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- JP
- Japan
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- memory
- data
- cpu
- line control
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- Pending
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- Computer And Data Communications (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
チェイン機能のないＨＤＬＣ手順を使用した回線制御ユ
ニットの受信バッファ切り替えによる回線制御方式に関
し、 データの通信速度の高速化を実現できる受信バッファ切
り替えによる回線制御方式を提供することを目的とし、 ＣＰＵ と、開＾Ｃと、チェイン機能がないＨＤ Ｌ
Ｃ手順を使用してＤ？ｉＡＣの出力制御信号によりフレ
ーム構成の受信データをメモリに転送する回線制御部と
、回線制御部から入力したデータを書き込みｃｐｕに読
み出すメモリとがバスによって互いに接続されると共に
、受信データからフレームの最後を示すフラグを検出し
制御信号をＣＰＵに出力するフラグ検出回路を有する回
線制御ユニットの回線制御方式において、バスに接続さ
れ、回線制御部からメモリへデータを転送した回数をカ
ウントする転送回数カウント部を設け、かつ、メモリを
、フレーム毎にデータを別個に書き込む複数個からなる
第２のメモリとし、フラグ検出回路の出力により第２の
メモリを切り替え、受信データを１フレーム毎に別個に
書き込み、書き込み中にも転送回数カウント部の出力に
より第２のメモリに書き込んだデータを順次ｃｐｕに読
み出すように構成する。
ニットの受信バッファ切り替えによる回線制御方式に関
し、 データの通信速度の高速化を実現できる受信バッファ切
り替えによる回線制御方式を提供することを目的とし、 ＣＰＵ と、開＾Ｃと、チェイン機能がないＨＤ Ｌ
Ｃ手順を使用してＤ？ｉＡＣの出力制御信号によりフレ
ーム構成の受信データをメモリに転送する回線制御部と
、回線制御部から入力したデータを書き込みｃｐｕに読
み出すメモリとがバスによって互いに接続されると共に
、受信データからフレームの最後を示すフラグを検出し
制御信号をＣＰＵに出力するフラグ検出回路を有する回
線制御ユニットの回線制御方式において、バスに接続さ
れ、回線制御部からメモリへデータを転送した回数をカ
ウントする転送回数カウント部を設け、かつ、メモリを
、フレーム毎にデータを別個に書き込む複数個からなる
第２のメモリとし、フラグ検出回路の出力により第２の
メモリを切り替え、受信データを１フレーム毎に別個に
書き込み、書き込み中にも転送回数カウント部の出力に
より第２のメモリに書き込んだデータを順次ｃｐｕに読
み出すように構成する。
〔産業上の利用分野）
本発明は、データをまとめて転送する、いわゆるチェイ
ン機能のないＨＤＬＣ手順（ｌｌｉｇｈ Ｌｅｖｅｌ
Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕ
ｒｅ、ハイレベルデータリンク手順）を使用した、回線
制御ユニットの受信バッファ切り替えによる回線制御方
式に関するものである。
ン機能のないＨＤＬＣ手順（ｌｌｉｇｈ Ｌｅｖｅｌ
Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ Ｐｒｏｃｅｄｕ
ｒｅ、ハイレベルデータリンク手順）を使用した、回線
制御ユニットの受信バッファ切り替えによる回線制御方
式に関するものである。
回線制御Ｌｓ１回路（以下回線制御１ＬｓＩと称する）
を使用する場合、外部にＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅ
ｓ＋ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）を
必要とし、回線よりデータを受信した際回線制御ｌ１Ｌ
ｓＩ内の受信バッファメモリのすべてにデータが受信し
終わるまでに、ＣＰＵは回線制御１ＬｓＩからメモリに
書き込みメモリから読み出した受信データに関する処理
を完了しなければならない。
を使用する場合、外部にＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅ
ｓ＋ｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）を
必要とし、回線よりデータを受信した際回線制御ｌ１Ｌ
ｓＩ内の受信バッファメモリのすべてにデータが受信し
終わるまでに、ＣＰＵは回線制御１ＬｓＩからメモリに
書き込みメモリから読み出した受信データに関する処理
を完了しなければならない。
データ通信速度が高速化するにつれ、ＣＰＵの処理が回
線制御ＬＳＩ内の受信バッファメモリのすべてにデータ
が受信し終わるまでに完了できなくなる。その結果、受
信バッファメモリが受信データで一杯になり受信データ
を破棄してしまうため、回線制御処理を高速にする必要
がある。
線制御ＬＳＩ内の受信バッファメモリのすべてにデータ
が受信し終わるまでに完了できなくなる。その結果、受
信バッファメモリが受信データで一杯になり受信データ
を破棄してしまうため、回線制御処理を高速にする必要
がある。
こ−のため、データの通信速度の高速化を実現できる回
線制御方式が要望されている。
線制御方式が要望されている。
第３図は従来例の回線制御ユニットの構成を示すブロッ
ク図である。
ク図である。
第３図において、回線制御ＬｓＩ ２において数バイト
でｌフレームを構成するシリアルデータを受信する。そ
して１バイト受信する毎にＤＭＡＣ３により、回線制’
ｌｌｌＬＳＩ ２からメモリ４ヘバス５を介して転送さ
れ書き込まれる。この動作を１バイト毎に行いｌフレー
ムのデータが終了すると、フラグ検出回路（図示しない
）において回線制御ＬｓＩ ２の受信データを分岐して
入力し、受信データの終了を示すフラグを検出しＣＰＵ
１に割り込み信号として出力する。
でｌフレームを構成するシリアルデータを受信する。そ
して１バイト受信する毎にＤＭＡＣ３により、回線制’
ｌｌｌＬＳＩ ２からメモリ４ヘバス５を介して転送さ
れ書き込まれる。この動作を１バイト毎に行いｌフレー
ムのデータが終了すると、フラグ検出回路（図示しない
）において回線制御ＬｓＩ ２の受信データを分岐して
入力し、受信データの終了を示すフラグを検出しＣＰＵ
１に割り込み信号として出力する。
ＣＰＵ １ではこの割り込み信号を受信すると、メモ
リ４に記憶したデータを読み出しデータの受信処理を開
始する。
リ４に記憶したデータを読み出しデータの受信処理を開
始する。
〔発明が解決しようとする課題］
しかしながら上述の回線制御ユニットにおいては、ｃｐ
ｕが受信処理を開始してから終了するまでの間ＤＭＡＣ
は回線制御ＩＬｓＩ内の受信データをメモリへ転送する
作業を休止しているため、ｃｐｕは受信処理を回線間？
ＩＩＬｓＩ内の受信バッファメモリのすべてにデータが
受信し終わるまでに完了させなくてはならない。このた
め、データの通信速度が高速化してくると、ＣＰＵの受
信処理が間に合わなくなり受信データを破壊してしまう
という問題点があった。
ｕが受信処理を開始してから終了するまでの間ＤＭＡＣ
は回線制御ＩＬｓＩ内の受信データをメモリへ転送する
作業を休止しているため、ｃｐｕは受信処理を回線間？
ＩＩＬｓＩ内の受信バッファメモリのすべてにデータが
受信し終わるまでに完了させなくてはならない。このた
め、データの通信速度が高速化してくると、ＣＰＵの受
信処理が間に合わなくなり受信データを破壊してしまう
という問題点があった。
したがって本発明の目的は、データの通信速度の高速化
を実現できる受信バッファ切り替えによる回線制御方式
を提供することにある。
を実現できる受信バッファ切り替えによる回線制御方式
を提供することにある。
上記問題点は第１図に示すユニットの構成によって解決
される。
される。
即ち第１図において、ＣＰＵ１００と、ＤＭＡＣ３００
と、チェイン機能がないＨＤＬＣ手順を使用してＤＭＡ
Ｃの出力制御信号によりフレーム構成の受信データをメ
モリ４００に転送する回線制御部２００と、回線制御部
から入力したデータを書き込みＣＰＵに読み出すメモリ
４００とがバスによって互いに接続されると共に、受信
データからフレームの最後を示すフラグを検出し制御信
号をｃｐｕに出力するフラグ検出回路６００を有する回
線制御ユニットの回線制御方式において、 ７００はバスに接続され、回線制御部からメモリへデー
タを転送した回数をカウントするために設けられた転送
回数カウント部である。
と、チェイン機能がないＨＤＬＣ手順を使用してＤＭＡ
Ｃの出力制御信号によりフレーム構成の受信データをメ
モリ４００に転送する回線制御部２００と、回線制御部
から入力したデータを書き込みＣＰＵに読み出すメモリ
４００とがバスによって互いに接続されると共に、受信
データからフレームの最後を示すフラグを検出し制御信
号をｃｐｕに出力するフラグ検出回路６００を有する回
線制御ユニットの回線制御方式において、 ７００はバスに接続され、回線制御部からメモリへデー
タを転送した回数をカウントするために設けられた転送
回数カウント部である。
かつ、メモリを、フレーム毎にデータを別個に書き込む
複数個からなる第２のメモリ８００−１〜８００−ｎ
とする。
複数個からなる第２のメモリ８００−１〜８００−ｎ
とする。
そして、フラグ検出回路の出力により第２のメモリを切
り替え、受信データを１フレーム毎に別個に書き込み、
書き込み中にも転送回数カウント部の出力により第２の
メモリに書き込んだデータを順次ＣＰＵに読み出すよう
に構成する。
り替え、受信データを１フレーム毎に別個に書き込み、
書き込み中にも転送回数カウント部の出力により第２の
メモリに書き込んだデータを順次ＣＰＵに読み出すよう
に構成する。
（作 用）
第１図において、回線制御部２００で受信したデータを
、フラグ検出回路６００の出力によりｌフレーム毎に切
り替えた第２のメモリに書き込む。同時に、１つの第２
のメモリに書き込んだデータのバイト数を転送回数カウ
ント部７００でカウントする。そして、書き込み中にも
転送回数カウント部７００の出力の転送回数カウント数
に対応するバイト数だけ、第２のメモリ８００−１〜８
００− ｎに書き込んだデータを順次ＣＰｕに読み出す
ようにする。
、フラグ検出回路６００の出力によりｌフレーム毎に切
り替えた第２のメモリに書き込む。同時に、１つの第２
のメモリに書き込んだデータのバイト数を転送回数カウ
ント部７００でカウントする。そして、書き込み中にも
転送回数カウント部７００の出力の転送回数カウント数
に対応するバイト数だけ、第２のメモリ８００−１〜８
００− ｎに書き込んだデータを順次ＣＰｕに読み出す
ようにする。
この結果、ＣＰＵ ｉｏｏは受信処理を１フレーム長内
で完了させればよく、データ通信速度の高速化を実現す
ることができる。
で完了させればよく、データ通信速度の高速化を実現す
ることができる。
第２図は本発明の実施例の回線制御ユニットの構成を示
すブロック図である。
すブロック図である。
全図を通じて同一符号は同一対象物を示す。
第２図において、回線制御ＬＳＩ ２０においてシリア
ルデータを１バイト分受信すると、口ＭＡＣ３０にＤＭ
＾ＲＥＱＵＥＳＴ信号（ＤＲＥＱ信号）を出力する。Ｄ
ＭＡＣ５０ではＤＲＥＱ信号を受信すると、ＣＰＩＩ
１０ニｌｌ０ＬＩＩ ＲＥＱｔｌＥＳＴ信号（ＨＬＤ
ＲＥＱ信号）を出力する。ＣＰＩＩ １０はバス５０を
開放できる状態になると、１（ＯＬ口＾ＣＫＮＯＷＬＥ
ＤＧＢ信号（ｔｌＬＤ Ａ（Ｊ信号）をＤＭＡＣ５０に
出力する。ＤＭＡＣ５０はＨＬＤ ＡＣＫ信号を受信す
ると、バス５０が取れたことを認識しこのことをＤＭＡ
ＡＣＫＮＯ賀ＬＥＤＧＩＩ’信号（ＤＡＣ×信号）に
より、回線料（ＩＩＬｓＩ ２０に通知する。
ルデータを１バイト分受信すると、口ＭＡＣ３０にＤＭ
＾ＲＥＱＵＥＳＴ信号（ＤＲＥＱ信号）を出力する。Ｄ
ＭＡＣ５０ではＤＲＥＱ信号を受信すると、ＣＰＩＩ
１０ニｌｌ０ＬＩＩ ＲＥＱｔｌＥＳＴ信号（ＨＬＤ
ＲＥＱ信号）を出力する。ＣＰＩＩ １０はバス５０を
開放できる状態になると、１（ＯＬ口＾ＣＫＮＯＷＬＥ
ＤＧＢ信号（ｔｌＬＤ Ａ（Ｊ信号）をＤＭＡＣ５０に
出力する。ＤＭＡＣ５０はＨＬＤ ＡＣＫ信号を受信す
ると、バス５０が取れたことを認識しこのことをＤＭＡ
ＡＣＫＮＯ賀ＬＥＤＧＩＩ’信号（ＤＡＣ×信号）に
より、回線料（ＩＩＬｓＩ ２０に通知する。
次にＤＭＡＣ３０は、回線料４ｉ１ＬＳＩ ２０内の１
バイト分の受信データを例えばメモリ４０−１へ転送す
る。転送が終了すると回線料４ＩＩＬＳｌ ２０はＤＲ
ＥＱ信号の出力を停止し、ＤＭＡＣ５０はＤＡＣに信号
の出力を停止する。
バイト分の受信データを例えばメモリ４０−１へ転送す
る。転送が終了すると回線料４ＩＩＬＳｌ ２０はＤＲ
ＥＱ信号の出力を停止し、ＤＭＡＣ５０はＤＡＣに信号
の出力を停止する。
上述の動作を繰り返し、最終的にフラグ検出回路６０に
おいて受信データを分岐したデータをシフトレジスタ６
１に入力して並列データに変換したデータと、フラグパ
ターン発生回路（図示しない）の出力のフラグパターン
（例えば８ビツトからなる“０１１１１１１０”）６２
とを排他的論理和回路６３で比較することにより、フレ
ームの最後を示すフラグを検出し、割り込み信号をＣＰ
ｔ１１０に出力する。
おいて受信データを分岐したデータをシフトレジスタ６
１に入力して並列データに変換したデータと、フラグパ
ターン発生回路（図示しない）の出力のフラグパターン
（例えば８ビツトからなる“０１１１１１１０”）６２
とを排他的論理和回路６３で比較することにより、フレ
ームの最後を示すフラグを検出し、割り込み信号をＣＰ
ｔ１１０に出力する。
ｃｐｕ ｉｏでは割り込み信号を受信すると、ＤＭ＾Ｃ
転送回転送回数タウンタフ０ＭＡＣ転送回数カウント数
を読み取り、ＤＭＡＣ５０に対して次のフレームデータ
を例えばメモリ４０−２に転送するように設定する。同
時に、ＣＰＵ １０は次のフレームを受信し終わるまで
にメモリ４０−１から前記カウント数に対応するバイト
数の受信データを読み出し受信処理を行う。
転送回転送回数タウンタフ０ＭＡＣ転送回数カウント数
を読み取り、ＤＭＡＣ５０に対して次のフレームデータ
を例えばメモリ４０−２に転送するように設定する。同
時に、ＣＰＵ １０は次のフレームを受信し終わるまで
にメモリ４０−１から前記カウント数に対応するバイト
数の受信データを読み出し受信処理を行う。
この結果、フレーム毎のメモリをメモリ４０−３、・・
・、４０−ｎというように増やすことにより、受信デー
タをフレーム毎に別個のメモリに書き込み、書き込み中
もメモリから読み出してＣＰＵで受信処理を行うことが
できるため、データ通信速度の高速化を実現することが
できる。
・、４０−ｎというように増やすことにより、受信デー
タをフレーム毎に別個のメモリに書き込み、書き込み中
もメモリから読み出してＣＰＵで受信処理を行うことが
できるため、データ通信速度の高速化を実現することが
できる。
以上説明したように本発明によれば、受信データをフレ
ーム毎に別個のメモリに書き込み、書き込み中もメモリ
から読み出してｃｐｕで受信処理を行うことができるた
め、データ通信速度の高速化を実現することができる。
ーム毎に別個のメモリに書き込み、書き込み中もメモリ
から読み出してｃｐｕで受信処理を行うことができるた
め、データ通信速度の高速化を実現することができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回線制御ユニットの構成を示
すブロック図、 第３図は従来例の回線制御ユニ すブロック図である。 図において ７００は転送回数カウント部、 ８００−１〜８００−ｎは第２のメモリを示す。 ットの構成を示 本発明の片理図 第１反
すブロック図、 第３図は従来例の回線制御ユニ すブロック図である。 図において ７００は転送回数カウント部、 ８００−１〜８００−ｎは第２のメモリを示す。 ットの構成を示 本発明の片理図 第１反
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（１００）と、ＤＭＡＣ（３００）と、チェイン
機能がないＨＤＬＣ手順を使用して該ＤＭＡＣの出力制
御信号によりフレーム構成の受信データをメモリ（４０
０）に転送する回線制御部（２００）と、該回線制御部
から入力したデータを書き込みＣＰＵに読み出すメモリ
（４００）とがバスによって互いに接続されると共に、
該受信データからフレームの最後を示すフラグを検出し
制御信号を該ＣＰＵに出力するフラグ検出回路（６００
）を有する回線制御ユニットの回線制御方式において、 該バスに接続され、該回線制御部からメモリへデータを
転送した回数をカウントする転送回数カウント部（７０
０）を設け、かつ、該メモリを、フレーム毎にデータを
別個に書き込む複数個からなる第２のメモリ（８００−
１〜８００−ｎ）とし、該フラグ検出回路の出力により
第２のメモリを切り替え、受信データを１フレーム毎に
別個に書き込み、書き込み中にも該転送回数カウント部
の出力により該第２のメモリに書き込んだデータを順次
該ＣＰＵに読み出すようにしたことを特徴とする受信バ
ッファ切り替えによる回線制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340431A JPH03203445A (ja) | 1989-12-29 | 1989-12-29 | 受信バッファ切り替えによる回線制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340431A JPH03203445A (ja) | 1989-12-29 | 1989-12-29 | 受信バッファ切り替えによる回線制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203445A true JPH03203445A (ja) | 1991-09-05 |
Family
ID=18336893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340431A Pending JPH03203445A (ja) | 1989-12-29 | 1989-12-29 | 受信バッファ切り替えによる回線制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817572B2 (en) | 2006-03-02 | 2010-10-19 | Nec Corporation | Communications apparatus and communication method |
-
1989
- 1989-12-29 JP JP1340431A patent/JPH03203445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7817572B2 (en) | 2006-03-02 | 2010-10-19 | Nec Corporation | Communications apparatus and communication method |
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